可編程邏輯塊是FPGA可以通過(guò)配置實(shí)現(xiàn)各種數(shù)字電路結(jié)構(gòu)的核心器件。其設(shè)計(jì)的優(yōu)劣直接影響著FPGA實(shí)現(xiàn)具體設(shè)計(jì)的性能及FPGA芯片可以承載的最大系統(tǒng)級(jí)晶體管數(shù)。因此,在FPGA芯片設(shè)計(jì)中,可編程邏輯塊的設(shè)計(jì)是最關(guān)鍵的環(huán)節(jié)。本文使用130nm工藝設(shè)計(jì)了一款適用于1000萬(wàn)系統(tǒng)門(mén)FPGA的可編程邏輯塊。根據(jù)從頂?shù)降椎娜ㄖ圃O(shè)計(jì)方法,首先利用實(shí)驗(yàn)法及CAD工具完成了總體結(jié)構(gòu)初步設(shè)計(jì),然后根據(jù)各模塊的可配置的功能特點(diǎn)結(jié)合可實(shí)現(xiàn)電路的基本形式,完成了電路的手工搭建工作,并且利用Elmore線性模型及Logic effort方法完成速度的優(yōu)化及晶體管尺寸的確定,最后根據(jù)總體結(jié)構(gòu)及面積的大小進(jìn)行了版圖規(guī)劃,并對(duì)所設(shè)計(jì)的模塊進(jìn)行功耗評(píng)估、仿真驗(yàn)證、速度性能對(duì)比等。設(shè)計(jì)完成的可編程邏輯塊,獨(dú)有一條快速的查找表輸出路徑,提高了查找表獨(dú)立使用時(shí)的速度,與Xilinx VirtexII相比該路徑速度提升了接近10%;另外加入了一條快速進(jìn)位路徑,提高了FPGA實(shí)現(xiàn)加法器的性能;所設(shè)計(jì)的可配置存儲(chǔ)單元可以根據(jù)配置成為同步/異步的鎖存器/D觸發(fā)器,提高了存儲(chǔ)單元的多變性,并且利用低功耗工藝,使可編程邏輯塊的靜態(tài)電流約... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省211工程院校教育部直屬院校

【文章頁(yè)數(shù)】：87 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 研究背景與國(guó)內(nèi)外現(xiàn)狀
    1.2 研究目的
    1.3 論文章節(jié)概述
第二章 基于SRAM的FPGA可編程邏輯塊結(jié)構(gòu)設(shè)計(jì)
    2.1 可編程邏輯塊的FPGA系統(tǒng)級(jí)結(jié)構(gòu)
        2.1.1 配置存儲(chǔ)器與邏輯單元電路的關(guān)系
        2.1.2 配置存儲(chǔ)器與FPGA配置系統(tǒng)的關(guān)系
    2.2 可編程邏輯塊面向用戶的邏輯結(jié)構(gòu)的設(shè)計(jì)
        2.2.1 基本邏輯單元定義與構(gòu)思
        2.2.2 查找表輸入數(shù)與速度面積的關(guān)系
        2.2.3 可編程邏輯塊中基本邏輯單元的數(shù)量與FPGA速度面積的關(guān)系
        2.2.4 實(shí)驗(yàn)法及CAD工具尋找較優(yōu)的查找表（LUT）輸入數(shù)與基本邏輯單元（BLE）數(shù)
        2.2.5 可編程邏輯塊面向用戶的邏輯結(jié)構(gòu)總圖
    2.3 本章小結(jié)
第三章 基于SRAM的FPGA可編程邏輯塊具體電路的實(shí)現(xiàn)
    3.1 配置存儲(chǔ)器SRAM電路的設(shè)計(jì)
    3.2 查找表(LUT)模塊電路的設(shè)計(jì)
        3.2.1 查找表SRAM模塊電路實(shí)現(xiàn)
        3.2.2 讀寫(xiě)譯碼結(jié)構(gòu)設(shè)計(jì)
        3.2.3 互補(bǔ)數(shù)據(jù)信號(hào)輸入電路
        3.2.4 移位寄存器鏈的設(shè)計(jì)
        3.2.5 分布式存儲(chǔ)器/移位寄存器寫(xiě)控制電路
        3.2.6 快速輸出路徑的設(shè)計(jì)
    3.3 可配置存儲(chǔ)單元的設(shè)計(jì)
        3.3.1 可配置DFF/LATCH的設(shè)計(jì)
        3.3.2 可配置同步異步電路設(shè)計(jì)
        3.3.3 初始化值電路設(shè)計(jì)
        3.3.4 回讀抓取電路設(shè)計(jì)
    3.4 進(jìn)位鏈電路的設(shè)計(jì)
        3.4.1 異或門(mén)的實(shí)現(xiàn)
        3.4.2 進(jìn)位鏈的實(shí)現(xiàn)
    3.5 其他專用MUX的設(shè)計(jì)
        3.5.1 其他專用的MUX
        3.5.2 傳輸管、傳輸門(mén)、三態(tài)門(mén)作為MUX各自優(yōu)缺點(diǎn)
    3.6 本章小結(jié)
第四章 速度優(yōu)化、晶體管尺寸確定及版圖的規(guī)劃
    4.1 晶體管Elmore線性模型
    4.2 邏輯功效(LOGIC EFFORT)高速CMOS設(shè)計(jì)方法
        4.2.1 LOGIC EFFORT方法概述
        4.2.2 LOGIC EFFORT方法基本參數(shù)定義
        4.2.3 速度優(yōu)化公式
    4.3 LOGIC EFFORT設(shè)計(jì)方法實(shí)際應(yīng)用
        4.3.1 參考反相器的確立及Pinv,t的求解
        4.3.2 晶體管電容比例求解
        4.3.3 g值的求解
        4.3.4 路徑優(yōu)化實(shí)際應(yīng)用
        4.3.5 尺寸的求解
    4.4 仿真驗(yàn)證與誤差
    4.5 使用參數(shù)掃描確定較復(fù)雜的路徑分支的晶體管尺寸
    4.6 版圖規(guī)劃
    4.7 本章小結(jié)
第五章 驗(yàn)證與仿真結(jié)果
    5.1 可編程邏輯塊的驗(yàn)證方案的設(shè)計(jì)
    5.2 功能仿真波形及驗(yàn)證結(jié)果
        5.2.1 查找表相關(guān)功能的驗(yàn)證
        5.2.2 可配置存儲(chǔ)器DFF/LATCH驗(yàn)證
        5.2.3 進(jìn)位鏈電路的驗(yàn)證
    5.3 可編程邏輯塊的靜態(tài)功耗評(píng)估
        5.3.1 晶體管類型的選擇
        5.3.2 功耗的評(píng)估
    5.4 后端仿真結(jié)果及延時(shí)數(shù)據(jù)對(duì)比
    5.5 本章小結(jié)
第六章 總結(jié)與展望
致謝
參考文獻(xiàn)
研究成果


【參考文獻(xiàn)】：
博士論文
[1]SRAM型FPGA的單粒子效應(yīng)評(píng)估技術(shù)研究[D]. 王忠明.清華大學(xué) 2011

碩士論文
[1]FLASH型FPGA芯片內(nèi)部編程配置電路研究[D]. 楊鋒.電子科技大學(xué) 2021
[2]基于VTR的FPGA設(shè)計(jì)參數(shù)優(yōu)化方法研究[D]. 徐永豪.武漢理工大學(xué) 2020
[3]基于65nm工藝的FPGA可編程邏輯塊的全定制設(shè)計(jì)[D]. 楊振華.哈爾濱工業(yè)大學(xué) 2014
[4]水聲引信超聲探測(cè)平面定位方法及回波半實(shí)物仿真系統(tǒng)設(shè)計(jì)[D]. 李文鵬.南京理工大學(xué) 2014
[5]現(xiàn)場(chǎng)可編程邏輯門(mén)陣列建模方法的研究[D]. 王佩.西安電子科技大學(xué) 2011



本文編號(hào)：3639134