隨著微電子技術(shù)的飛速發(fā)展,集成電路的設(shè)計(jì)技術(shù)和制造工藝的更新周期越來越短,電路的邏輯參數(shù)（時(shí)延、功耗、建立時(shí)間、保持時(shí)間等）也必須隨工藝的不斷進(jìn)步而不斷更新。邏輯參數(shù)提取和建模需要大量的人力和物力,而且也需要較長(zhǎng)的時(shí)間周期,不利于及時(shí)跟上市場(chǎng)的要求。集成電路設(shè)計(jì)者往往根據(jù)芯片的邏輯參數(shù)來分析電路的性能,所以邏輯參數(shù)提取顯得非常重要。目前,邏輯參數(shù)的更新工作大都是半自動(dòng)的,需要人工設(shè)計(jì)提取各種邏輯參數(shù)的Spice激勵(lì)波形,這不但費(fèi)時(shí)費(fèi)力而且容易引入人為的誤差或錯(cuò)誤,從而直接影響提取的邏輯參數(shù)的準(zhǔn)確性。 本文在研究國內(nèi)外相關(guān)研究成果的基礎(chǔ)上,系統(tǒng)的討論了如何快速精確地完成深亞微米工藝條件下單元和存儲(chǔ)器邏輯參數(shù)提取及建模工作。實(shí)現(xiàn)了標(biāo)準(zhǔn)單元邏輯參數(shù)提取和建模的整個(gè)流程,研制了一個(gè)完整的自動(dòng)化建庫工具;對(duì)存儲(chǔ)器邏輯參數(shù)提取進(jìn)行了深入的研究,完成了存儲(chǔ)器參數(shù)提取激勵(lì)波形自動(dòng)生成及存儲(chǔ)器電路簡(jiǎn)化等工作。 在分析單元和存儲(chǔ)器電路功能的基礎(chǔ)上,不考慮實(shí)際的電路負(fù)載和實(shí)際的輸入斜率,從邏輯上給出各邏輯參數(shù)提取對(duì)應(yīng)的激勵(lì)波形,自動(dòng)生成正確而又簡(jiǎn)練完備的激勵(lì)波形,不僅避免了人工設(shè)計(jì)激勵(lì)波形帶來的... 

【文章來源】：浙江大學(xué)浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：109 頁

【學(xué)位級(jí)別】：博士

【部分圖文】：

互連線平行平板電容器模型

高導(dǎo)致互連線布線密度急劇膨脹，從而使互連線線寬W和線高H越來越接近，從而使得相鄰平行導(dǎo)線間以及互連線側(cè)面與襯底之間呈現(xiàn)越來越明顯的寄生電容效應(yīng)，如圖1.2所示。經(jīng)驗(yàn)表明，在不考慮禍合電容的時(shí)候，金屬互連線寄生電容可近似表示為平行平板電容和邊緣電容二者之和。在此之前我們僅考慮了單個(gè)導(dǎo)線的寄

第一章緒論浙江大學(xué)博士學(xué)位論文生電容，但在深亞微米工藝下，同層相鄰互連線以及層間互連線之間的電容禍合也不容忽視�？紤]以上各種寄生電容效應(yīng)的互連線寄生電容模型圖1.3所示:圖1.3深亞微米下互連線電容禍合示意圖2)互連線寄生電阻在深亞微米集成電路設(shè)計(jì)中，如要得到準(zhǔn)確的時(shí)延信息，必須考慮寄生電阻;同時(shí)，由于寄生電阻的存在使得沿電源線產(chǎn)生電壓降，即RI一dorp，從而會(huì)對(duì)電路性能產(chǎn)生不良影響乃至導(dǎo)致電路無法工作。導(dǎo)線寄生電阻由導(dǎo)線長(zhǎng)度L，截面積A及導(dǎo)體電阻率p決定:R二PLPLA環(huán)7了(1.2)對(duì)于給定的工藝，線高H一般為常量，則上式可寫為:*一凡棄，伴其中

【參考文獻(xiàn)】：
期刊論文
[1]超深亞微米單元工藝庫快速表壓縮方法[J]. 欒志國,嚴(yán)曉浪,羅小華,葛海通.  微電子學(xué). 2004(01)
[2]高速數(shù)字系統(tǒng)中信號(hào)完整性和傳輸延時(shí)分析[J]. 葛寶珊,李波,姚春連,劉德良.  計(jì)算機(jī)工程與設(shè)計(jì). 2003(02)
[3]集成電路制造技術(shù)展望[J]. 沈柏明.  微電子學(xué). 2002(03)



本文編號(hào)：3539114