發(fā)布時(shí)間：2021-11-04 14:32

　　根據(jù)理論研究和實(shí)踐發(fā)現(xiàn),擴(kuò)頻通信是一種性能優(yōu)越的通信技術(shù),因?yàn)樗哂行旁氡鹊�、截獲率低、保密性強(qiáng)、抗干擾和抗衰落能力強(qiáng)等優(yōu)點(diǎn)。以前主要在軍用系統(tǒng)使用,近幾年擴(kuò)頻技術(shù)也已經(jīng)涉及到了民用領(lǐng)域,如視頻監(jiān)控,移動(dòng)通信,遙感等。但隨著科技的發(fā)展,數(shù)據(jù)信號(hào)處理的帶寬日益加大,人們對(duì)算法實(shí)現(xiàn)的實(shí)時(shí)性提出了更高的要求,在DSP不能滿足算法處理的實(shí)時(shí)性需求下,迫切需要一種滿足大吞吐算法數(shù)據(jù)量的載體。首先,本文基于一種可編程邏輯器件FPGA（Field Programmable Gate Array）,將直接擴(kuò)頻擴(kuò)頻通信算法采用邏輯電路實(shí)現(xiàn),設(shè)計(jì)中首先將整個(gè)擴(kuò)頻算法按照數(shù)據(jù)流的走向,進(jìn)行邏輯模塊的劃分,分別是同步頭發(fā)生器模塊、漢明編碼模塊、擴(kuò)頻器模塊、m序列同步器模塊、解擴(kuò)器模塊和漢明解碼模塊。完成每個(gè)邏輯模塊的RTL（Register Transfer Level）設(shè)計(jì)后,分別對(duì)每個(gè)模塊進(jìn)行邏輯功能仿真,最后對(duì)邏輯算法進(jìn)行邏輯頂層的搭建,最終進(jìn)行比特文件的生成,燒錄到器件中測(cè)試算法的性能。其次,本設(shè)計(jì)中還包括改進(jìn)的調(diào)制解調(diào)算法pi/8DPSK（Differential Phase Shift Keyin... 

【文章來(lái)源】：西南交通大學(xué)四川省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：62 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

ADC原理框圖

JESD的發(fā)送原理框圖

圖 2-4 JESD 的接收原理框圖DR DDR 概述tel 在 2003 年秋季公布了 DDR2 內(nèi)存的發(fā)展計(jì)劃，由于 CPU 前段總線的帶寬訪問(wèn)內(nèi)存的帶寬逐漸成為了系統(tǒng)的瓶頸，迫使人們發(fā)展新的 DDR 技術(shù)，于誕生了。由于 DDR2 擁有 4Bit 的預(yù)讀取能力，DDR2 的工作頻率能達(dá)到 DDDDR2 技術(shù)革新的本質(zhì)在于 DDR2 的低功耗低電壓技術(shù)，電壓由原來(lái)的 2.58V，所以 DDR2 可以突破頻率的瓶頸，達(dá)到 400MHz。SP 封裝是 DDR 內(nèi)存的主流封裝形式，這種封裝的缺點(diǎn)是當(dāng)頻率變高時(shí)，寄阻抗在管腳上表現(xiàn)的很明顯，這是極大地限制了它的穩(wěn)定性和頻率。然采用了 FBGA 的封裝形式，該封裝使得 DDR2 具有更好的散熱性能，為以發(fā)展提供了更好的保證。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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