隨著集成電路技術(shù)的飛速發(fā)展,芯片的規(guī)模越來越大,集成度越來越高,工作頻率越來越快,但是芯片的設(shè)計能力卻面臨巨大的挑戰(zhàn)。而IP核的重用則是解決當今芯片設(shè)計所面臨問題的最有效的解決方法。MDIO接口模塊為以太網(wǎng)接口芯片中MAC層對PHY器件的控制管理接口。隨著以太網(wǎng)技術(shù)的快速發(fā)展以及MAC應用越來越廣泛,MDIO接口模塊的應用也越來越多,因此將MDIO接口模塊設(shè)計成可重用的IP核對于以各種太網(wǎng)接口集成芯片的設(shè)計具有很重要的作用。本文詳細描述了MDIO接口模塊IP核的設(shè)計,介紹了該IP核的系統(tǒng)結(jié)構(gòu)以及各個子模塊的詳細設(shè)計方法,對此IP核進行了仿真驗證,最后進行了FPGA測試,功能和性能達到了要求,最終通過了IP審核流程并且已成功應用于企業(yè)的以太網(wǎng)接口芯片中。 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：58 頁

【學位級別】：碩士

【部分圖文】：

FPGA結(jié)構(gòu)原理圖

CPU讀操作時序

CPU讀操作時序

【參考文獻】：
期刊論文
[1]FPGA在ASIC設(shè)計流程中的應用[J]. 謝長生,徐睿.  微電子技術(shù). 2001(06)



本文編號：3451068