隨著集成電路工藝特征尺寸不斷減小,逐漸趨向于1nm,量子效應(yīng)開(kāi)始影響電子的正常運(yùn)動(dòng),器件面臨失效。新興技術(shù)被提出代替?zhèn)鹘y(tǒng)的互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor,CMOS）;其中納米技術(shù)作為有力的候選替代方案大多以擇多邏輯（Majority Logic,ML）為主的。一方面,金融領(lǐng)域和商業(yè)領(lǐng)域的發(fā)展不僅要求高精度,而且要求高性能,現(xiàn)有的十進(jìn)制算術(shù)運(yùn)算單元設(shè)計(jì)面臨挑戰(zhàn);另一方面,算術(shù)運(yùn)算單元的功耗已成為制約集成電路發(fā)展的主要因素,將納米技術(shù)和低功耗技術(shù)近似計(jì)算相結(jié)合無(wú)疑會(huì)降低功耗以及減小延時(shí)。因此,本文基于擇多邏輯分別針對(duì)金融領(lǐng)域和容錯(cuò)領(lǐng)域從高精度十進(jìn)制算術(shù)運(yùn)算單元和低功耗近似算術(shù)運(yùn)算單元兩個(gè)方面進(jìn)行研究。針對(duì)高精度十進(jìn)制算術(shù)運(yùn)算單元,本文根據(jù)擇多邏輯的特性提出了一種十進(jìn)制加法器的設(shè)計(jì)方法,該方法采用進(jìn)位前綴結(jié)構(gòu),重新定義了修正模塊中十進(jìn)制進(jìn)位輸出的計(jì)算方法,使得多位十進(jìn)制加法器中的二進(jìn)制結(jié)果能夠并行生成,從而縮短了關(guān)鍵路徑,減少了延時(shí)�；谒岢龅脑O(shè)計(jì)方法,本文根據(jù)不同的二進(jìn)制加法器設(shè)計(jì)了不同的十進(jìn)制加法器,不僅從理論上對(duì)比... 

【文章來(lái)源】：南京航空航天大學(xué)江蘇省 211工程院校

【文章頁(yè)數(shù)】：85 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
縮略詞
第一章 緒論
    1.1 研究背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 基于擇多邏輯的十進(jìn)制加法器的研究現(xiàn)狀
        1.2.2 基于擇多邏輯的二進(jìn)制加法器的研究現(xiàn)狀
        1.2.3 基于擇多邏輯的乘法器的研究現(xiàn)狀
    1.3 本章主要研究?jī)?nèi)容
第二章 基于擇多邏輯的經(jīng)典算術(shù)運(yùn)算單元結(jié)構(gòu)
    2.1 傳統(tǒng)十進(jìn)制加法器結(jié)構(gòu)
    2.2 基于擇多邏輯的加法器結(jié)構(gòu)
        2.2.1 精確二進(jìn)制加法器
        2.2.2 近似二進(jìn)制加法器
    2.3 基于擇多邏輯的乘法器結(jié)構(gòu)
        2.3.1 精確乘法器
        2.3.2 4:2 壓縮器
    2.4 評(píng)價(jià)指標(biāo)
        2.4.1 QCA設(shè)計(jì)的評(píng)價(jià)指標(biāo)
        2.4.2 近似設(shè)計(jì)的評(píng)價(jià)指標(biāo)
        2.4.3 圖像質(zhì)量的評(píng)價(jià)指標(biāo)
    2.5 本章小結(jié)
第三章 基于擇多邏輯的十進(jìn)制加法器設(shè)計(jì)
    3.1 十進(jìn)制加法器設(shè)計(jì)結(jié)構(gòu)
    3.2 十進(jìn)制加法器的復(fù)雜度理論分析
        3.2.1 面積復(fù)雜度分析
        3.2.2 時(shí)間復(fù)雜度分析
    3.3 十進(jìn)制加法器的性能對(duì)比
        3.3.1 理論復(fù)雜度對(duì)比
        3.3.2 基于QCA的實(shí)驗(yàn)結(jié)果對(duì)比
    3.4 本章小結(jié)
第四章 基于擇多邏輯的近似全加器設(shè)計(jì)
    4.1 1 位近似全加器設(shè)計(jì)
    4.2 2 位近似加法器設(shè)計(jì)
        4.2.1 基于1位近似加法器
        4.2.2 基于真值表剪裁
        4.2.3 2 位近似全加器的性能對(duì)比
    4.3 多位近似加法器設(shè)計(jì)
        4.3.1 4 位近似加法器
        4.3.2 8 位近似加法器設(shè)計(jì)
    4.4 8 位近似加法器的圖像應(yīng)用
    4.5 本章小結(jié)
第五章 基于擇多邏輯的近似乘法器設(shè)計(jì)
    5.1 2 × 2 MLAM設(shè)計(jì)
    5.2 補(bǔ)償位選擇
    5.3 近似壓縮器設(shè)計(jì)
        5.3.1 基于1位MLAFAs的MLACs
        5.3.2 基于卡諾圖輸出個(gè)數(shù)裁剪的MLAC
        5.3.3 MLACs性能對(duì)比
    5.4 近似乘法器的PPR電路設(shè)計(jì)
        5.4.1 4 × 4 MLAMs設(shè)計(jì)
        5.4.2 8 × 8 MLAMs
    5.5 8 位近似乘法器的圖像應(yīng)用
        5.5.1 不同補(bǔ)償位個(gè)數(shù)的 8 × 8 MLAMs
        5.5.2 不同PPR電路的 8 × 8 MLAMs
    5.6 本章小結(jié)
第六章 總結(jié)與展望
    6.1 工作總結(jié)
    6.2 工作展望
參考文獻(xiàn)
致謝
附錄
在學(xué)期間的研究成果及發(fā)表的學(xué)術(shù)論文


【參考文獻(xiàn)】：
期刊論文
[1]An enhanced high-speed multi-digit BCD adder using quantum-dot cellular automata[J]. D.Ajitha,K.V.Ramanaiah,V.Sumalatha.  Journal of Semiconductors. 2017(02)
[2]微電子科學(xué)技術(shù)和集成電路產(chǎn)業(yè) 技術(shù)講座 第四章 21世紀(jì)硅微電子技術(shù)發(fā)展的主要趨勢(shì)和方向[J]. 王陽(yáng)元.  中國(guó)集成電路. 2003(04)



本文編號(hào)：3418718