隨著IC產(chǎn)業(yè)的飛速發(fā)展,數(shù)字芯片設(shè)計對邏輯綜合所得門級網(wǎng)表的性能及邏輯等價性驗證效率的要求也越來越高,急需尋找合適的解決辦法�；�28nm技術(shù)的工藝庫,本文從一款數(shù)字芯片的LTE中選出了兩個超大規(guī)模電路模塊,系統(tǒng)比較其三種邏輯綜合方式及兩種邏輯等價性驗證方法,最終找到最優(yōu)的邏輯綜合方法——DCG和最優(yōu)的等價性驗證方式——Hierarchy,并將設(shè)計檢查引入原有的綜合過程,且通過對比兩個模塊所得的結(jié)果,驗證了本文結(jié)果的正確性。首先,借助綜合工具Design Compiler,針對其中一個超大規(guī)模電路模塊,采用DCG、DCT、DC三種方法實現(xiàn)邏輯綜合。系統(tǒng)比較三種方式所得門級網(wǎng)表的功耗、面積、時序違例三項性能,最終得出DCG這種邏輯綜合方式所得門級網(wǎng)表的性能最好,是最優(yōu)邏輯綜合方法的結(jié)論。DCG邏輯綜合方式能夠為后端提供性能更好的門級網(wǎng)表,可降低整個芯片的設(shè)計成本及其功耗。其次,綜合過程結(jié)束后,對設(shè)計和所得結(jié)果進行了設(shè)計檢查。通過檢查代碼設(shè)計風險、面積性能、錯誤報告、警告提示等十六項內(nèi)容,有效的降低了設(shè)計迭代周期,節(jié)省了錯誤反饋時間,同時避免了綜合過程中可能出現(xiàn)的錯誤,為前端代碼設(shè)計、芯片... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：104 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號對照表
縮略語對照表
第一章 緒論
    1.1 研究背景和意義
        1.1.1 研究背景
        1.1.2 研究意義
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 國內(nèi)研究現(xiàn)狀
        1.2.2 國外研究現(xiàn)狀
    1.3 研究內(nèi)容
第二章 系統(tǒng)實現(xiàn)工具
    2.1 Design Compiler
        2.1.1 功能分析
        2.1.2 操作模式
        2.1.3 實現(xiàn)方法
    2.2 Conformal LEC
        2.2.1 功能分析
        2.2.2 操作模式
        2.2.3 實現(xiàn)方法
    2.3 本章小結(jié)
第三章 邏輯綜合
    3.1 綜述
    3.2 實現(xiàn)原理
        3.2.1 實現(xiàn)方式
        3.2.2 實現(xiàn)過程
    3.3 詳細過程
        3.3.1 環(huán)境設(shè)置
        3.3.2 約束和優(yōu)化方式設(shè)置
        3.3.3 設(shè)計讀入
        3.3.4 編譯執(zhí)行
        3.3.5 測試電路插入
        3.3.6 結(jié)果分析
    3.4 設(shè)計檢查
        3.4.1 檢查內(nèi)容
        3.4.2 檢查結(jié)果
    3.5 本章小結(jié)
第四章 邏輯等價性驗證
    4.1 綜述
    4.2 實現(xiàn)原理
        4.2.1 展平式
        4.2.2 分層式
    4.3 詳細過程
        4.3.1 環(huán)境設(shè)置
        4.3.2 設(shè)計讀入
        4.3.3 關(guān)鍵點提取
        4.3.4 關(guān)鍵點匹配
        4.3.5 等價性驗證
        4.3.6 調(diào)試
    4.4 結(jié)果分析
    4.5 本章小結(jié)
第五章 驗證
    5.1 綜述
    5.2 綜合驗證過程
        5.2.1 文件準備及設(shè)計讀入
        5.2.2 綜合編譯
        5.2.3 掃描鏈插入
        5.2.4 設(shè)計檢查
        5.2.5 結(jié)果分析
    5.3 邏輯等價性驗證過程
        5.3.1 文件準備及設(shè)計讀入
        5.3.2 關(guān)鍵點提取及匹配
        5.3.3 等價性驗證
        5.3.4 調(diào)試
        5.3.5 結(jié)果分析
    5.4 本章小結(jié)
第六章 總結(jié)和展望
    6.1 總結(jié)
    6.2 展望
參考文獻
致謝
作者簡介


【參考文獻】：
期刊論文
[1]基于模塊化的數(shù)字電路優(yōu)化設(shè)計研究[J]. 高蘭.  中國新技術(shù)新產(chǎn)品. 2017(03)
[2]我國集成電路產(chǎn)業(yè)發(fā)展目標和“十三五”發(fā)展規(guī)劃分析[J]. 王龍興.  集成電路應用. 2017(01)
[3]片上系統(tǒng)高層等價性檢驗研究進展[J]. 胡健,李暾,李思昆.  計算機輔助設(shè)計與圖形學學報. 2016(03)
[4]部分實現(xiàn)組合電路的等價驗證優(yōu)化算法[J]. 岳園,田雙亮,陳秀萍.  山東大學學報(理學版). 2016(03)
[5]基于UPF的芯片低功耗設(shè)計實現(xiàn)[J]. 楊宇.  科技風. 2013(17)
[6]SoC邏輯綜合階段的時序收斂方法[J]. 楊松芳,楊兆青,張勇.  無線電通信技術(shù). 2013(04)
[7]基于UPF的低功耗設(shè)計的邏輯綜合[J]. 劉毅,吳秀龍,柯烈金.  電腦知識與技術(shù). 2011(16)
[8]基于ASIC設(shè)計的手工綜合研究[J]. 王小華,羅曉曙,殷嚴剛.  現(xiàn)代電子技術(shù). 2009(20)
[9]帶黑盒組合電路的等價性驗證[J]. 王瑞,岳園,張自強.  微計算機信息. 2008(26)

博士論文
[1]集成電路的邏輯等價性驗證研究[D]. 楊軍.浙江大學 2007

碩士論文
[1]基于掃描設(shè)計的集成電路可測試性設(shè)計研究[D]. 李健鐸.貴州大學 2016
[2]基于65nm的低功耗設(shè)計與等價性驗證[D]. 賀京.西安電子科技大學 2013
[3]基于UPF低功耗設(shè)計下的邏輯綜合與等價性驗證[D]. 劉毅.安徽大學 2011
[4]基于BDD的邏輯電路驗證[D]. 李智慧.寧波大學 2009
[5]Verilog門級網(wǎng)表解析器[D]. 羅春明.復旦大學 2009
[6]VHDL高級綜合系統(tǒng)中組合邏輯綜合的研究與實現(xiàn)[D]. 王文海.安徽大學 2004



本文編號：3328299