發(fā)布時(shí)間：2021-08-07 18:22

　　隨著IC產(chǎn)業(yè)的飛速發(fā)展,數(shù)字芯片設(shè)計(jì)對(duì)邏輯綜合所得門級(jí)網(wǎng)表的性能及邏輯等價(jià)性驗(yàn)證效率的要求也越來(lái)越高,急需尋找合適的解決辦法�；�28nm技術(shù)的工藝庫(kù),本文從一款數(shù)字芯片的LTE中選出了兩個(gè)超大規(guī)模電路模塊,系統(tǒng)比較其三種邏輯綜合方式及兩種邏輯等價(jià)性驗(yàn)證方法,最終找到最優(yōu)的邏輯綜合方法——DCG和最優(yōu)的等價(jià)性驗(yàn)證方式——Hierarchy,并將設(shè)計(jì)檢查引入原有的綜合過(guò)程,且通過(guò)對(duì)比兩個(gè)模塊所得的結(jié)果,驗(yàn)證了本文結(jié)果的正確性。首先,借助綜合工具Design Compiler,針對(duì)其中一個(gè)超大規(guī)模電路模塊,采用DCG、DCT、DC三種方法實(shí)現(xiàn)邏輯綜合。系統(tǒng)比較三種方式所得門級(jí)網(wǎng)表的功耗、面積、時(shí)序違例三項(xiàng)性能,最終得出DCG這種邏輯綜合方式所得門級(jí)網(wǎng)表的性能最好,是最優(yōu)邏輯綜合方法的結(jié)論。DCG邏輯綜合方式能夠?yàn)楹蠖颂峁┬阅芨玫拈T級(jí)網(wǎng)表,可降低整個(gè)芯片的設(shè)計(jì)成本及其功耗。其次,綜合過(guò)程結(jié)束后,對(duì)設(shè)計(jì)和所得結(jié)果進(jìn)行了設(shè)計(jì)檢查。通過(guò)檢查代碼設(shè)計(jì)風(fēng)險(xiǎn)、面積性能、錯(cuò)誤報(bào)告、警告提示等十六項(xiàng)內(nèi)容,有效的降低了設(shè)計(jì)迭代周期,節(jié)省了錯(cuò)誤反饋時(shí)間,同時(shí)避免了綜合過(guò)程中可能出現(xiàn)的錯(cuò)誤,為前端代碼設(shè)計(jì)、芯片... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：104 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語(yǔ)對(duì)照表
第一章 緒論
    1.1 研究背景和意義
        1.1.1 研究背景
        1.1.2 研究意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 國(guó)內(nèi)研究現(xiàn)狀
        1.2.2 國(guó)外研究現(xiàn)狀
    1.3 研究?jī)?nèi)容
第二章 系統(tǒng)實(shí)現(xiàn)工具
    2.1 Design Compiler
        2.1.1 功能分析
        2.1.2 操作模式
        2.1.3 實(shí)現(xiàn)方法
    2.2 Conformal LEC
        2.2.1 功能分析
        2.2.2 操作模式
        2.2.3 實(shí)現(xiàn)方法
    2.3 本章小結(jié)
第三章 邏輯綜合
    3.1 綜述
    3.2 實(shí)現(xiàn)原理
        3.2.1 實(shí)現(xiàn)方式
        3.2.2 實(shí)現(xiàn)過(guò)程
    3.3 詳細(xì)過(guò)程
        3.3.1 環(huán)境設(shè)置
        3.3.2 約束和優(yōu)化方式設(shè)置
        3.3.3 設(shè)計(jì)讀入
        3.3.4 編譯執(zhí)行
        3.3.5 測(cè)試電路插入
        3.3.6 結(jié)果分析
    3.4 設(shè)計(jì)檢查
        3.4.1 檢查內(nèi)容
        3.4.2 檢查結(jié)果
    3.5 本章小結(jié)
第四章 邏輯等價(jià)性驗(yàn)證
    4.1 綜述
    4.2 實(shí)現(xiàn)原理
        4.2.1 展平式
        4.2.2 分層式
    4.3 詳細(xì)過(guò)程
        4.3.1 環(huán)境設(shè)置
        4.3.2 設(shè)計(jì)讀入
        4.3.3 關(guān)鍵點(diǎn)提取
        4.3.4 關(guān)鍵點(diǎn)匹配
        4.3.5 等價(jià)性驗(yàn)證
        4.3.6 調(diào)試
    4.4 結(jié)果分析
    4.5 本章小結(jié)
第五章 驗(yàn)證
    5.1 綜述
    5.2 綜合驗(yàn)證過(guò)程
        5.2.1 文件準(zhǔn)備及設(shè)計(jì)讀入
        5.2.2 綜合編譯
        5.2.3 掃描鏈插入
        5.2.4 設(shè)計(jì)檢查
        5.2.5 結(jié)果分析
    5.3 邏輯等價(jià)性驗(yàn)證過(guò)程
        5.3.1 文件準(zhǔn)備及設(shè)計(jì)讀入
        5.3.2 關(guān)鍵點(diǎn)提取及匹配
        5.3.3 等價(jià)性驗(yàn)證
        5.3.4 調(diào)試
        5.3.5 結(jié)果分析
    5.4 本章小結(jié)
第六章 總結(jié)和展望
    6.1 總結(jié)
    6.2 展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
期刊論文
[1]基于模塊化的數(shù)字電路優(yōu)化設(shè)計(jì)研究[J]. 高蘭.  中國(guó)新技術(shù)新產(chǎn)品. 2017(03)
[2]我國(guó)集成電路產(chǎn)業(yè)發(fā)展目標(biāo)和“十三五”發(fā)展規(guī)劃分析[J]. 王龍興.  集成電路應(yīng)用. 2017(01)
[3]片上系統(tǒng)高層等價(jià)性檢驗(yàn)研究進(jìn)展[J]. 胡健,李暾,李思昆.  計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào). 2016(03)
[4]部分實(shí)現(xiàn)組合電路的等價(jià)驗(yàn)證優(yōu)化算法[J]. 岳園,田雙亮,陳秀萍.  山東大學(xué)學(xué)報(bào)(理學(xué)版). 2016(03)
[5]基于UPF的芯片低功耗設(shè)計(jì)實(shí)現(xiàn)[J]. 楊宇.  科技風(fēng). 2013(17)
[6]SoC邏輯綜合階段的時(shí)序收斂方法[J]. 楊松芳,楊兆青,張勇.  無(wú)線電通信技術(shù). 2013(04)
[7]基于UPF的低功耗設(shè)計(jì)的邏輯綜合[J]. 劉毅,吳秀龍,柯烈金.  電腦知識(shí)與技術(shù). 2011(16)
[8]基于ASIC設(shè)計(jì)的手工綜合研究[J]. 王小華,羅曉曙,殷嚴(yán)剛.  現(xiàn)代電子技術(shù). 2009(20)
[9]帶黑盒組合電路的等價(jià)性驗(yàn)證[J]. 王瑞,岳園,張自強(qiáng).  微計(jì)算機(jī)信息. 2008(26)

博士論文
[1]集成電路的邏輯等價(jià)性驗(yàn)證研究[D]. 楊軍.浙江大學(xué) 2007

碩士論文
[1]基于掃描設(shè)計(jì)的集成電路可測(cè)試性設(shè)計(jì)研究[D]. 李健鐸.貴州大學(xué) 2016
[2]基于65nm的低功耗設(shè)計(jì)與等價(jià)性驗(yàn)證[D]. 賀京.西安電子科技大學(xué) 2013
[3]基于UPF低功耗設(shè)計(jì)下的邏輯綜合與等價(jià)性驗(yàn)證[D]. 劉毅.安徽大學(xué) 2011
[4]基于BDD的邏輯電路驗(yàn)證[D]. 李智慧.寧波大學(xué) 2009
[5]Verilog門級(jí)網(wǎng)表解析器[D]. 羅春明.復(fù)旦大學(xué) 2009
[6]VHDL高級(jí)綜合系統(tǒng)中組合邏輯綜合的研究與實(shí)現(xiàn)[D]. 王文海.安徽大學(xué) 2004



本文編號(hào)：3328299