近些年來,隨著集成電路規(guī)模的不斷提高,芯片系統(tǒng)越來越復(fù)雜,片上系統(tǒng)SOC技術(shù)也越來越受歡迎并且在不斷發(fā)展。其中,片上系統(tǒng)SOC的CPU核和起到各模塊傳輸作用的總線系統(tǒng),一般是利用IP和復(fù)用技術(shù)。在相同的資源條件下,并且片上系統(tǒng)的各功能模塊傳輸穩(wěn)定的情況下,優(yōu)秀的總線系統(tǒng)結(jié)構(gòu)可以極大程度地提高系統(tǒng)傳輸效率。本論文對MIPS架構(gòu)的M5100 CPU的傳輸特點(diǎn)和AMBA協(xié)議總線進(jìn)行了分析和總結(jié),以該架構(gòu)下總線系統(tǒng)作為研究對象,以提升總線系統(tǒng)傳輸效率達(dá)到提升系統(tǒng)性能作為研究目標(biāo),并最終在FPGA開發(fā)板上實(shí)現(xiàn)邏輯電路。（1）mcu_wrapper模塊優(yōu)化。對總線系統(tǒng)中集成CPU的mcu_wrapper模塊進(jìn)行深入研究,并針對M5100 CPU協(xié)議轉(zhuǎn)換模塊數(shù)據(jù)流提出優(yōu)化改進(jìn)。將原先連接協(xié)議轉(zhuǎn)換模塊的信號進(jìn)行分類輸出。優(yōu)化前由CPU發(fā)起的AHB操作和memory操作的所有信號都需轉(zhuǎn)換為AHB協(xié)議信號,優(yōu)化后CPU發(fā)起的memory操作的信號直接與外界協(xié)議轉(zhuǎn)換模塊互聯(lián)。優(yōu)化后的mcu_wrapper模塊在memory操作時的延時由多個時鐘周期... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：75 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號對照表
縮略語對照表
第一章 緒論
    1.1 研究背景和意義
    1.2 國內(nèi)外技術(shù)研究現(xiàn)狀
    1.3 內(nèi)容編排
    1.4 本章小結(jié)
第二章 AHB總線與MIPS M5100 CPU
    2.1 AHB總線
    2.2 MIPSM5100CPU
        2.2.1 RISC精簡指令集
        2.2.2 MIPSCPU特點(diǎn)
        2.2.3 MIPS M5100 CPU特點(diǎn)
    2.3 FPGA
    2.4 本章小結(jié)
第三章 MIPS M5100 bus bridge的優(yōu)化設(shè)計(jì)方案
    3.1 總線系統(tǒng)bus bridge模塊劃分及信號說明
wrapper模塊">        3.1.1 mcu_wrapper模塊
        3.1.2 bus模塊
ram協(xié)議轉(zhuǎn)換模塊">        3.1.3 ahb_ram協(xié)議轉(zhuǎn)換模塊
        3.1.4 memory片外存儲設(shè)備
        3.1.5 端口信號描述
wrapper內(nèi)部信號連接關(guān)系">        3.1.6 mcu_wrapper內(nèi)部信號連接關(guān)系
    3.2 bus bridge的行為級設(shè)計(jì)
        3.2.1 bus bridge主狀態(tài)機(jī)
        3.2.2 bus bridge主狀態(tài)機(jī)結(jié)構(gòu)描述
ram和memory端口信號波形圖">        3.2.3 AHB協(xié)議、ahb_ram和memory端口信號波形圖
    3.3 本章小結(jié)
第四章 busbridge仿真及實(shí)現(xiàn)
    4.1 MIPSM5100CPU的生成
    4.2 仿真系統(tǒng)環(huán)境搭建
        4.2.1 SOC片上系統(tǒng)設(shè)計(jì)流程
        4.2.2 SOC片上系統(tǒng)集成開發(fā)環(huán)境
        4.2.3 bus bridge仿真平臺搭建
    4.3 仿真結(jié)果及其分析
        4.3.1 優(yōu)化設(shè)計(jì)前仿真分析
        4.3.2 優(yōu)化設(shè)計(jì)后仿真分析
    4.4 FPGA開發(fā)板電路實(shí)現(xiàn)
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 本文總結(jié)
    5.2 工作展望
參考文獻(xiàn)
致謝
作者簡介


【參考文獻(xiàn)】：
期刊論文
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碩士論文
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[5]多處理器片上系統(tǒng)高性能總線互聯(lián)關(guān)鍵技術(shù)研究[D]. 范勇.西安電子科技大學(xué) 2012
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[8]AHB總線控制器IP設(shè)計(jì)[D]. 余志強(qiáng).上海交通大學(xué) 2008
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本文編號：3157297