發(fā)布時間：2021-04-15 23:15

　　現(xiàn)場可編程門陣列（FPGA）由于其研發(fā)周期短、開發(fā)費用低、風險小等原因，已經(jīng)越來越多地取代了ASIC市場，特別是針對小批量系統(tǒng)，F(xiàn)PGA已成了其提高系統(tǒng)集成度、可靠性的最佳選擇，目前已經(jīng)廣泛應(yīng)用在諸多領(lǐng)域。但是由于專利及技術(shù)所有權(quán)等原因，卻很少有關(guān)于FPGA底層具體電路的描述，本文針對一款FPGA中可編程邏輯單元（CLB）進行了研究與設(shè)計。首先本文利用公式求解以及CAD工具實驗的方法得到了0.13um工藝下CLB單元的最優(yōu)架構(gòu)，其次，在考慮利用互連線中的連接模塊（CB）實現(xiàn)邏輯功能的情況下，對其連接模塊（CB）進行了一些改進，使得在實現(xiàn)相同乘積項的情況下，面積節(jié)省46%。然后根據(jù)設(shè)計要求，設(shè)計出CLB單元中各個模塊的具體電路。最后，為了驗證所設(shè)計單元的正確性，對各模塊進行了電路仿真驗證以及速度性能測試，全芯片仿真驗證等。最終設(shè)計出一款功能正確并且速度性能能與VIRTEXII系列芯片相媲美的CLB單元。 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：91 頁

【學位級別】：碩士

【部分圖文】：

FPGA芯片中主要模塊分布示意圖

FPGA“島型”結(jié)構(gòu)

圖 2 . 1 FP G A “島 型” 結(jié) 構(gòu)常 可 編 程邏 輯 單 元既 可 實 現(xiàn)組 合 邏 輯功 能 ， 又 可實 現(xiàn) 時 序邏 輯 功 能說 可編 程 邏 輯 單元 的 輸 出 會分 為 兩 部分 ， 一 部 分經(jīng) 過 寄 存器 完 成 時 分 直 接輸 出 或 者經(jīng) 過 多 路 選擇 器 完 成基 本 功 能 邏輯 ， 圖 2 .2 即為 一 B L E ）的 結(jié)構(gòu) 。


本文編號：3140274