隨著集成電路技術(shù)的發(fā)展,電路的幾何尺寸越來越小,綜合設(shè)計的規(guī)模越來越大,互連線的延遲逐漸在關(guān)鍵路徑中占據(jù)重要地位,支配著時序路徑的延遲。傳統(tǒng)綜合過程中使用線負載模型計算互連線的延遲在現(xiàn)代工藝中的不準(zhǔn)確性,使綜合和后版圖結(jié)果產(chǎn)生很大的差異。邏輯綜合的拓撲技術(shù),為提高自動布局布線前后芯片設(shè)計的結(jié)果一致性提供了一個良好的解決方案。同時,物理設(shè)計中的布線擁塞問題越來越突出,也需要對其做進一步的優(yōu)化。針對以上問題,本文采用邏輯綜合的拓撲技術(shù)得到優(yōu)化的門級網(wǎng)表,并提出一種算法優(yōu)化物理設(shè)計中的布線擁塞問題。在此基礎(chǔ)上,實現(xiàn)了對四核LEON3處理器芯片（L4P芯片）的設(shè)計優(yōu)化。首先,對L4P芯片采用邏輯綜合拓撲技術(shù)進行了綜合設(shè)計。邏輯綜合的拓撲技術(shù),通過在邏輯綜合的過程中加入芯片的物理約束信息,精確計算互連線的延遲。經(jīng)過數(shù)據(jù)準(zhǔn)備,采用層次化的邏輯綜合流程,對L4P芯片進行綜合設(shè)計,并將綜合結(jié)果與采用傳統(tǒng)邏輯綜合方法的結(jié)果進行對比分析。其次,提出了一種優(yōu)化布線擁塞問題的算法——RCO算法。針對單核LEON3處理器芯片（LSP芯片）物理設(shè)計中出現(xiàn)的布線擁塞問題,在傳統(tǒng)解決方案的基礎(chǔ)上進行了改進和優(yōu)化。通過... 

【文章來源】：北京工業(yè)大學(xué)北京市 211工程院校

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【部分圖文】：

集成電路制程發(fā)展歷史[4]

圖 1-3 線負載模型Figure 1-3 Wire load model 1-3 所示為某工藝庫中對名為 wlm_conservative 的線負載模型的描單位長度連線的電阻、電容、面積以及根據(jù)連線的扇出計算連線長于互連線 RC 網(wǎng)絡(luò)模型的復(fù)雜性，傳統(tǒng)的采用線負載模型計算互連方法很容易在現(xiàn)代工藝中產(chǎn)生不準(zhǔn)確性，且這種不準(zhǔn)確的延遲很難時做補償。如果用對時序約束比較松弛的線負載模型，綜合時使用小的單元，這時，需要多次綜合和布局布線之間的反復(fù)才能最終滿如果用對時序約束比較嚴格的線負載模型，過于加緊時序的目標(biāo)，驅(qū)動能力比較大的單元，布局布線可能不能恢復(fù)失去的面積。因此之間的時序和面積的相關(guān)性（結(jié)果一致性）變得比以往更加有挑2）ASIC 物理設(shè)計中處理布線擁塞的挑戰(zhàn) 布線是芯片物理設(shè)計中理實施任務(wù)，其要求是百分之百地完成芯片內(nèi)各模塊和單元之間所互連，并為滿足各種約束條件進行優(yōu)化。能否按照設(shè)計的需求將信

拓撲技術(shù)與后版圖之間的時序關(guān)系


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