FPGA（Field Programmable Gate Arrays）是目前廣泛使用的一種可編程邏輯器件,FPGA的出現(xiàn)不僅使得ASIC（Application Specific Integrated Circuits）產(chǎn)品的上市周期大大縮短、節(jié)省大量的開發(fā)成本,還彌補(bǔ)了PLD和ASIC之間的空白。本文針對復(fù)旦大學(xué)微電子研究院自主設(shè)計(jì)研究的名為FDP-3的FPGA芯片,使用Verilog HDL語言對其進(jìn)行建模。采用編寫Perl程序把網(wǎng)表文件直接轉(zhuǎn)化成Verilog格式文件的方法,大大減少了工作量和出現(xiàn)手寫錯(cuò)誤的可能。模型在ModelSim軟件中進(jìn)行仿真驗(yàn)證。通過一個(gè)具體實(shí)例,證明本文建模方法和所建模型的正確。本文的另一工作是利用所建的Verilog HDL模型對FDP-3芯片的可編程邏輯資源的測試方法進(jìn)行了改進(jìn)。從FPGA最小的邏輯單元開始,設(shè)計(jì)了9種測試配置和對應(yīng)的測試向量對邏輯單元進(jìn)行完全充分的測試。經(jīng)TurboFault軟件驗(yàn)證,對邏輯資源的測試的故障覆蓋率可達(dá)100%。并且在考慮整體邏輯資源級聯(lián)的基礎(chǔ)上,這些測試配置和測試矢量理論上亦可對芯片內(nèi)所有邏輯單元達(dá)到完全的測試。 

【文章來源】：復(fù)旦大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：72 頁

【學(xué)位級別】：碩士

【部分圖文】：

FPGA一3的可重復(fù)單元(TILE)互連資源圖!4]

對BRAM的進(jìn)行操作時(shí)，在時(shí)鐘的上升沿(或者下降沿，取決于設(shè)置)的過，如果EN有效，wE信號無效，則輸出端口輸出地址線上地址所在的數(shù)據(jù)，這作讀操作;如果EN信號有效，WE信號也有效則將輸入端口的數(shù)據(jù)寫入地址線中，這個(gè)稱作寫操作。FDP一3中的BRAM可以根據(jù)設(shè)計(jì)需要，靈活地改變地址位長度和數(shù)據(jù)位寬度BRAM工作在256K*16模式時(shí)地址線的低8位有效，數(shù)據(jù)線全部有效;當(dāng)生一作在512*8模地址線低9位有效，數(shù)據(jù)線低8位有效;當(dāng)工作在1024*4模式是地址線低10位有效，數(shù)據(jù)4位有效;當(dāng)工作在2048*2模式是地址線低n位有效，數(shù)據(jù)線低2位有效;當(dāng)工作在409式是地址線全部有效，數(shù)據(jù)線最低位有效。表2.2顯示的是BRAM的不同配置模式。

9語一言己經(jīng)為使用者提供了豐富的內(nèi)置基本門，如入門:and，nand，Or，nor，Xor，Xnor出門:buf，not門:bufifo，bufifl，notifo，notifl、下拉電阻:p。11叩，pulldown開關(guān):nmos，pmos開關(guān):tranifo，tranifl些基本門，很容易對FD尸書的很多門級電路直接建模使用，下面就詳細(xì)描述這些單元:管模型一3中，很多模塊都采用了MOS單管作為開關(guān)使用，比作為一個(gè)方向的單倍線驅(qū)動另一個(gè)方向單倍線的開關(guān)

【參考文獻(xiàn)】：
期刊論文
[1]FPGA邏輯測試中的器件建模方法[J]. 文全剛,劉志成,王雪瑞.  現(xiàn)代電子技術(shù). 2006(16)



本文編號：3117721