發(fā)布時(shí)間：2021-03-13 19:13

　　單粒子效應(yīng)和硬件木馬是近年來(lái)研究集成電路可靠性和安全性的熱門(mén)課題之一。半導(dǎo)體器件受到空間高能粒子的輻射作用會(huì)使其敏感節(jié)點(diǎn)產(chǎn)生錯(cuò)誤的翻轉(zhuǎn),導(dǎo)致數(shù)據(jù)錯(cuò)誤和系統(tǒng)的錯(cuò)誤操作。在集成電路設(shè)計(jì)和制造過(guò)程中被嵌入硬件木馬,從而使電路失效或者機(jī)密信息被竊取,這些都對(duì)集成電路的可靠性和安全性提出了更高的要求。本文在研究差分串聯(lián)電壓開(kāi)關(guān)邏輯（簡(jiǎn)稱(chēng)DCVSL）結(jié)構(gòu)的基礎(chǔ)上,研究單粒子瞬態(tài)在DCVSL結(jié)構(gòu)中的傳播特性以及硬件木馬對(duì)DCVSL結(jié)構(gòu)電路的影響,并驗(yàn)證DCVSL結(jié)構(gòu)在抑制單粒子瞬態(tài)效應(yīng)和檢測(cè)硬件木馬的可行性。主要內(nèi)容如下:1.研究DCVSL結(jié)構(gòu)延遲與MOS晶體管寬度之間的關(guān)系,通過(guò)公式推導(dǎo)得到DCVSL結(jié)構(gòu)邏輯門(mén)的nMOS和pMOS的最小化延遲寬長(zhǎng)比。通過(guò)HSPICE仿真優(yōu)化公式推導(dǎo)的MOS晶體管寬長(zhǎng)比,結(jié)果表明在DCVSL結(jié)構(gòu)中nMOS的寬度大于pMOS的寬度,為討論分析DCVSL結(jié)構(gòu)的單粒子瞬態(tài)效應(yīng)奠定基礎(chǔ)。2.基于現(xiàn)有的器件模型,調(diào)整器件參數(shù)建立nMOS和pMOS的器件模型,并將其與SMIC90nm的HSPICE模型進(jìn)行工藝校準(zhǔn)。使用TCAD和HSPICE混合仿真觀(guān)測(cè)重離子入射引起的單粒子瞬態(tài)... 

【文章來(lái)源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：94 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖１－１硬件木馬檢測(cè)方法分類(lèi)??

圖２－４硬件木馬檢測(cè)方法??

圖３－１?Ｓｈｏｃｋｌｅｙ模型計(jì)算與仿真的ＭＯ?

【參考文獻(xiàn)】：
期刊論文
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