本文關(guān)鍵詞：基于多核DSP的導(dǎo)控一體化彈載計(jì)算機(jī)設(shè)計(jì)

  更多相關(guān)文章： 多核DSP 導(dǎo)控一體化 主從模式 并行處理

【摘要】：本文提出了以多核DSP作為中央數(shù)據(jù)處理單元,FPGA作為協(xié)處理單元的導(dǎo)控一體化彈載計(jì)算機(jī)系統(tǒng)設(shè)計(jì)方案。該方案充分利用了多核處理器資源,為彈載高速實(shí)時(shí)大容量數(shù)據(jù)處理、復(fù)雜算法和數(shù)據(jù)傳輸?shù)膶?shí)現(xiàn)提供了強(qiáng)大的硬件支持平臺(tái)。通過(guò)主從模式架構(gòu)下的并行化軟件設(shè)計(jì),將系統(tǒng)計(jì)算任務(wù)均衡映射到各內(nèi)核,以實(shí)現(xiàn)多任務(wù)實(shí)時(shí)并行處理。在傳統(tǒng)的單處理器彈載計(jì)算機(jī)的基礎(chǔ)上提出了導(dǎo)控一體化計(jì)算機(jī)的設(shè)計(jì)理念,論述了一體化設(shè)計(jì)的優(yōu)點(diǎn)與發(fā)展前景,并詳細(xì)說(shuō)明了彈載計(jì)算機(jī)硬件和軟件的主要設(shè)計(jì)思想。本設(shè)計(jì)采用多核DSP+FPGA的結(jié)構(gòu)方案,在此硬件基礎(chǔ)上提出了多種互聯(lián)方案并進(jìn)行了詳細(xì)討論。整體硬件設(shè)計(jì)分為4大模塊,文中給出了其中主要模塊的電路圖,并加以文字說(shuō)明。在彈載計(jì)算機(jī)的軟件設(shè)計(jì)方面,除了基本的多核DSP底層驅(qū)動(dòng)程序設(shè)計(jì)之外,本文還對(duì)多核DSP內(nèi)部的大數(shù)據(jù)搬運(yùn)方案和核間同步方案進(jìn)行了詳細(xì)論述,通過(guò)程序仿真和綜合比較獲得最優(yōu)方案。將導(dǎo)控一體化彈載計(jì)算機(jī)的總體任務(wù)進(jìn)行劃分,并將子任務(wù)映射到各對(duì)應(yīng)內(nèi)核中,同時(shí)結(jié)合多級(jí)存儲(chǔ)器、DMA數(shù)據(jù)搬運(yùn)機(jī)制以及核間同步通信等技術(shù),提出了基于多核的任務(wù)并行化處理軟件設(shè)計(jì)總體方案。
【關(guān)鍵詞】：多核DSP 導(dǎo)控一體化 主從模式 并行處理
【學(xué)位授予單位】：北京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TJ765
【目錄】：

• 摘要5-6
• Abstract6-10
• 第1章 緒論10-15
• 1.1 課題背景及研究意義10-11
• 1.1.1 課題背景10
• 1.1.2 課題研究意義10-11
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀11-13
• 1.2.1 彈載計(jì)算機(jī)研究概況11-13
• 1.2.2 制導(dǎo)控制一體化13
• 1.3 論文研究?jī)?nèi)容與章節(jié)安排13-15
• 第2章 導(dǎo)控一體化彈載計(jì)算機(jī)體系設(shè)計(jì)15-31
• 2.1 彈載計(jì)算機(jī)特點(diǎn)15-16
• 2.2 彈載計(jì)算機(jī)設(shè)計(jì)流程16-19
• 2.2.1 彈載計(jì)算機(jī)功能需求分析17-18
• 2.2.2 彈載計(jì)算機(jī)性能指標(biāo)18-19
• 2.3 多核DSP+FPGA主從結(jié)構(gòu)方案19-20
• 2.4 處理器選型20-23
• 2.4.1 DSP選型20-22
• 2.4.2 FPGA選型22-23
• 2.5 主從處理器互連方案23-29
• 2.5.1 通過(guò)SRIO互連方案24-25
• 2.5.2 通過(guò)GPIO互連方案25-26
• 2.5.3 DDR3互連方案26-28
• 2.5.4 EMIF加雙口RAM互連方案28-29
• 2.6 FPGA對(duì)外接口設(shè)計(jì)方案29-30
• 2.7 本章小結(jié)30-31
• 第3章 彈載計(jì)算機(jī)硬件設(shè)計(jì)方案31-53
• 3.1 彈載計(jì)算機(jī)整體結(jié)構(gòu)31-32
• 3.2 電源模塊實(shí)現(xiàn)32-36
• 3.2.1 供電設(shè)計(jì)32-35
• 3.2.2 多核DSP上電順序設(shè)計(jì)35-36
• 3.3 主處理器模塊設(shè)計(jì)36-47
• 3.3.1 DSP時(shí)鐘電路37-38
• 3.3.2 復(fù)位管理電路38
• 3.3.3 下載調(diào)試電路38-40
• 3.3.4 程序存儲(chǔ)器電路40-41
• 3.3.5 數(shù)據(jù)存儲(chǔ)器電路41-45
• 3.3.6 雙口RAM電路45-46
• 3.3.7 IMU模塊電路46-47
• 3.4 協(xié)處理器模塊設(shè)計(jì)47-48
• 3.5 輸入輸出模塊設(shè)計(jì)48-52
• 3.5.1 開(kāi)關(guān)量接口電路49-50
• 3.5.2 串行通信接口電路50-51
• 3.5.3 模擬接口電路51-52
• 3.6 本章小結(jié)52-53
• 第4章 彈載計(jì)算機(jī)軟件設(shè)計(jì)方案53-75
• 4.1 彈載計(jì)算機(jī)軟件設(shè)計(jì)概述53-54
• 4.1.1 軟件設(shè)計(jì)要求與特點(diǎn)53
• 4.1.2 彈載計(jì)算機(jī)工作時(shí)序53-54
• 4.1.3 彈載計(jì)算機(jī)軟件架構(gòu)54
• 4.2 多核DSP驅(qū)動(dòng)程序設(shè)計(jì)54-59
• 4.2.1 上電boot設(shè)計(jì)54-56
• 4.2.2 系統(tǒng)配置初始化56-59
• 4.3 多核數(shù)據(jù)通信設(shè)計(jì)59-66
• 4.3.1 多核DSP片內(nèi)存儲(chǔ)架構(gòu)59-60
• 4.3.2 基于DMA數(shù)據(jù)傳輸方案60-61
• 4.3.3 基于DMA數(shù)據(jù)傳輸方案驗(yàn)證61-65
• 4.3.4 主處理器數(shù)據(jù)通信方案設(shè)計(jì)65-66
• 4.4 核間同步通信方案設(shè)計(jì)66-69
• 4.4.1 同步變量監(jiān)測(cè)模式67
• 4.4.2 核間中斷模式67-68
• 4.4.3 核間中斷測(cè)試68-69
• 4.5 多核任務(wù)并行化處理研究69-73
• 4.5.1 數(shù)據(jù)流模式69-70
• 4.5.2 主從模式70-71
• 4.5.3 內(nèi)核軟件功能設(shè)計(jì)71-73
• 4.6 本章小結(jié)73-75
• 總結(jié)和展望75-77
• 1 論文工作總結(jié)75-76
• 2 工作展望76-77
• 參考文獻(xiàn)77-80
• 攻讀學(xué)位期間發(fā)表論文與研究成果清單80-81
• 致謝81

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