本文關(guān)鍵詞：低功耗藍(lán)牙4.0鏈路層的硬件設(shè)計

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【摘要】：隨著物聯(lián)網(wǎng)時代的到來,短距離無線通信技術(shù)取得了飛速的發(fā)展。低功耗藍(lán)牙4.0技術(shù)作為短距離無線通信中的熱門,在日常生活中變得隨處可見。鏈路層作為低功耗藍(lán)牙4.0的重要組成部分,包含了狀態(tài)、報文、信道的詳細(xì)定義,也規(guī)定了廣播的數(shù)據(jù)、發(fā)現(xiàn)其他設(shè)備的流程、連接的建立、管理以及數(shù)據(jù)傳輸?shù)?它是芯片通信中時序控制的核心,因此對其進(jìn)行設(shè)計具有重要意義。本文根據(jù)低功耗藍(lán)牙4.0鏈路層的特點(diǎn),利用CMOS數(shù)字集成電路低功耗技術(shù),在對鏈路層進(jìn)行設(shè)計的同時在不同層次上進(jìn)行了低功耗優(yōu)化。首先在系統(tǒng)級的低功耗優(yōu)化中,采用了全硬件的設(shè)計方式,對該層進(jìn)行了合理的架構(gòu)設(shè)計和模塊劃分,并完成了與上下層之間的數(shù)據(jù)交互設(shè)計,這克服了傳統(tǒng)固件設(shè)計方式中一些算法如跳頻、隨機(jī)數(shù)等占用CPU時間長導(dǎo)致功耗高的缺點(diǎn)。其次在體系結(jié)構(gòu)級的低功耗優(yōu)化中,就劃分好的模塊應(yīng)用了模塊級門控時鐘技術(shù),使得相關(guān)模塊的時鐘網(wǎng)絡(luò)在空閑時關(guān)閉。最后在寄存器傳輸級的低功耗優(yōu)化中,通過編寫綜合工具可識別的硬件描述語言,并利用綜合腳本,在模塊內(nèi)部的寄存器中插入了門控時鐘單元,使得工作中的模塊在使能信號無效時,寄存器的時鐘端可以得到關(guān)閉；同時利用格雷碼對有限狀態(tài)機(jī)進(jìn)行了設(shè)計,使得設(shè)備在狀態(tài)轉(zhuǎn)移時狀態(tài)寄存器跳變產(chǎn)生的功耗得到了降低。本文對所設(shè)計的電路模塊進(jìn)行了RTL仿真、FPGA驗證和DC綜合。結(jié)果表明,在時鐘頻率為8MHz的情況下,本文設(shè)計的鏈路層可以完成協(xié)議規(guī)定的所有功能,并和標(biāo)準(zhǔn)的低功耗藍(lán)牙4.0芯片進(jìn)行通信,在工作電壓為1.08V的條件下DC綜合出的動態(tài)功耗為0.9691mW。本文為低功耗藍(lán)牙4.0的鏈路層設(shè)計和短距離無線通信協(xié)議的硬件設(shè)計提供了一定的參考。
【關(guān)鍵詞】：低功耗藍(lán)牙4.0鏈路層 硬件設(shè)計 低功耗設(shè)計
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN925
【目錄】：

• 摘要5-6
• Abstract6-10
• 第一章 緒論10-16
• 1.1 論文背景及意義10-11
• 1.2 研究現(xiàn)狀11-13
• 1.3 研究內(nèi)容和設(shè)計指標(biāo)13-14
• 1.3.1 研究內(nèi)容13-14
• 1.3.2 設(shè)計指標(biāo)14
• 1.4 論文的組織結(jié)構(gòu)14-16
• 第二章 鏈路層及低功耗設(shè)計技術(shù)概述16-28
• 2.1 低功耗藍(lán)牙4.0體系結(jié)構(gòu)16
• 2.2 鏈路層16-22
• 2.2.1 狀態(tài)機(jī)17-18
• 2.2.2 設(shè)備地址18-19
• 2.2.3 報文19-22
• 2.3 數(shù)字集成電路功耗的來源及實(shí)現(xiàn)低功耗的基本途徑22-23
• 2.4 功耗優(yōu)化23-25
• 2.5 低功耗藍(lán)牙4.0鏈路層設(shè)計面臨的問題25
• 2.6 本章小結(jié)25-28
• 第三章 鏈路層的低功耗設(shè)計28-42
• 3.1 低功耗藍(lán)牙4.0鏈路層設(shè)計需求分析28
• 3.2 系統(tǒng)級低功耗設(shè)計28-31
• 3.2.1 鏈路層架構(gòu)設(shè)計及模塊劃分29-30
• 3.2.2 鏈路層與主機(jī)控制器接口數(shù)據(jù)交互的設(shè)計30-31
• 3.2.3 鏈路層與物理層數(shù)據(jù)交互的設(shè)計31
• 3.3 體系結(jié)構(gòu)級和寄存器傳輸級低功耗設(shè)計原理31-33
• 3.3.1 門控時鐘和狀態(tài)機(jī)編碼31-33
• 3.4 體系結(jié)構(gòu)級低功耗設(shè)計33-36
• 3.4.1 鏈路層模塊工作特點(diǎn)分析33-34
• 3.4.2 模塊級門控時鐘技術(shù)設(shè)計方法34-35
• 3.4.3 鏈路層模塊工作時序分析和門控信號說明35-36
• 3.5 寄存器傳輸級低功耗設(shè)計36-41
• 3.5.1 門控時鐘的RTL代碼和EDA實(shí)現(xiàn)36-39
• 3.5.2 狀態(tài)機(jī)的優(yōu)化編碼39-41
• 3.6 本章小結(jié)41-42
• 第四章 鏈路層各模塊電路的設(shè)計42-70
• 4.1 時間控制電路的設(shè)計42-46
• 4.1.1 時鐘42-43
• 4.1.2 非連接態(tài)時間控制電路的設(shè)計43-45
• 4.1.3 連接態(tài)時間控制電路的設(shè)計45-46
• 4.2 跳頻電路的設(shè)計46-50
• 4.2.1 跳頻信號的產(chǎn)生46-47
• 4.2.2 廣播態(tài)跳頻電路的設(shè)計47
• 4.2.3 掃描態(tài)和發(fā)起態(tài)跳頻電路的設(shè)計47-48
• 4.2.4 連接態(tài)跳頻電路的設(shè)計48-50
• 4.3 包頭生成電路的設(shè)計50-54
• 4.3.1 廣播信道包頭生成電路的設(shè)計50-52
• 4.3.2 數(shù)據(jù)信道包頭生成電路的設(shè)計52-54
• 4.4 包處理電路的設(shè)計54-56
• 4.4.1 組包電路的設(shè)計54-55
• 4.4.2 解包電路的設(shè)計55-56
• 4.5 基帶數(shù)據(jù)流生成電路的設(shè)計56-60
• 4.5.1 發(fā)送數(shù)據(jù)流生成電路的設(shè)計56-57
• 4.5.2 接收數(shù)據(jù)流生成電路的設(shè)計57-58
• 4.5.3 白化和解白化電路的設(shè)計58-59
• 4.5.4 CRC電路的設(shè)計59
• 4.5.5 幀同步電路的設(shè)計59-60
• 4.6 存儲電路的設(shè)計60-61
• 4.7 隨機(jī)數(shù)生成電路的設(shè)計61-64
• 4.7.1 藍(lán)牙跳頻算法61
• 4.7.2 跳頻序列產(chǎn)生算法61-64
• 4.7.3 隨機(jī)數(shù)生成電路的設(shè)計64
• 4.8 白名單電路的設(shè)計64-66
• 4.8.1 模塊結(jié)構(gòu)的設(shè)計65
• 4.8.2 過濾電路的設(shè)計65-66
• 4.9 連接控制電路的設(shè)計66-68
• 4.10 本章小結(jié)68-70
• 第五章 低功耗藍(lán)牙4.0鏈路層的仿真與驗證70-84
• 5.1 非連接態(tài)時間電路的RTL仿真70
• 5.2 連接態(tài)時間電路的RTL仿真70-73
• 5.3 FPGA驗證73-80
• 5.3.1 FPGA驗證平臺設(shè)計73-75
• 5.3.2 低功耗藍(lán)牙4.0鏈路層的FPGA驗證及結(jié)果75-80
• 5.4 功耗綜合結(jié)果與分析80-82
• 5.5 本章小結(jié)82-84
• 第六章 總結(jié)與展望84-86
• 6.1 總結(jié)84
• 6.2 展望84-86
• 參考文獻(xiàn)86-90
• 致謝90-92
• 攻讀碩士學(xué)位期間發(fā)表論文92

【參考文獻(xiàn)】

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本文編號：981375