本文關(guān)鍵詞：短波信號接收機研究

  更多相關(guān)文章： 短波接收機 大動態(tài)范圍 高速數(shù)據(jù)采集 高速數(shù)據(jù)傳輸 低噪聲放大器 ADC

【摘要】：近年來隨著無線通信領(lǐng)域的迅猛發(fā)展,人們在生活中已經(jīng)無法脫離無線通信技術(shù),而短波通信技術(shù)是無線通信的重要分支,具有非常高的研究和開發(fā)價值。本文以研究大動態(tài)接收機射頻前端和高速數(shù)字采集和傳輸為重點。在參考了大量國內(nèi)外先進(jìn)的設(shè)計思想和有關(guān)射頻接收機的文獻(xiàn)的基礎(chǔ)上,借鑒了短波接收機設(shè)計過程中各模塊的設(shè)計方法如：濾波器設(shè)計、低噪聲放大器設(shè)計、自動增益控制設(shè)計,配合ADC電路設(shè)計和FPGA萬兆以太網(wǎng)IP核,研制并初步實現(xiàn)了短波大動態(tài)接收和萬兆以太網(wǎng)傳輸?shù)墓δ堋１菊撐乃O(shè)計接收機具有全頻段采樣和大動態(tài)處理能力。低噪聲放大和高速采集傳輸部分設(shè)計過程中涉及到的技術(shù)和方法具有一定創(chuàng)新和獨到之處。本論文對接收機前端射頻接收通道部分、數(shù)字采集部分和萬兆傳輸方案進(jìn)行研究和設(shè)計。為了提高整個系統(tǒng)的靈活性和數(shù)字化,本論文接收機前端射頻模擬部分只具有帶通濾波、低噪聲放大和增益自動控制功能,信號被AD9467這款16bit、 250MSPS高性能ADC采集并通過FPGA實現(xiàn)的萬兆以太網(wǎng)接口以光纖傳輸?shù)姆绞剿徒o后端高性能處理器,由高性能DSP或GPU來做各種數(shù)字信號處理。這樣的系統(tǒng)組網(wǎng)后易于拆卸搬移,隱蔽性高,不易被摧毀。最后完成了各模塊電路板的制作,給出了各項指標(biāo)的測試結(jié)果,驗證了方案的可行性和靈活性。
【關(guān)鍵詞】：短波接收機 大動態(tài)范圍 高速數(shù)據(jù)采集 高速數(shù)據(jù)傳輸 低噪聲放大器 ADC
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN851
【目錄】：

• 摘要3-4
• Abstract4-7
• 1 緒論7-10
• 1.1 論文的研究背景和意義7-8
• 1.2 國內(nèi)外研究現(xiàn)狀8-9
• 1.3 本文的研究內(nèi)容和章節(jié)安排9-10
• 2 接收機系統(tǒng)原理10-19
• 2.1 模擬通信與數(shù)字通信10-11
• 2.2 全數(shù)字接收機11-12
• 2.3 軟件無線電12-13
• 2.4 技術(shù)要求13
• 2.5 技術(shù)指標(biāo)分析13-17
• 2.5.1 選擇性13-14
• 2.5.2 輸入特性14
• 2.5.3 噪聲系數(shù)14-15
• 2.5.4 動態(tài)范圍15-16
• 2.5.5 增益控制16-17
• 2.5.6 接收機的干擾17
• 2.6 接收機前端系統(tǒng)設(shè)計及可行性論證17-19
• 2.6.1 設(shè)計思路17-18
• 2.6.2 系統(tǒng)可行性分析18-19
• 3 接收機前端設(shè)計19-46
• 3.1 帶通濾波器的設(shè)計19-29
• 3.1.1 帶通濾波器原理19
• 3.1.2 低通濾波器原理19-20
• 3.1.3 主要技術(shù)指標(biāo)20
• 3.1.4 巴特沃斯型歸一化LPF的設(shè)計20-23
• 3.1.5 由LPF元件變換設(shè)計BPF23-25
• 3.1.6 ADS仿真設(shè)計BPF25-27
• 3.1.7 電感量的計算以及巴倫的制作27-29
• 3.2 低噪聲放大器的設(shè)計29-42
• 3.2.1 低噪聲放大器主要技術(shù)指標(biāo)30-33
• 3.2.2 寬頻帶放大器特點及平衡放大與負(fù)反饋放大電路技術(shù)33-34
• 3.2.3 低噪聲放大器抗干擾措施34-35
• 3.2.4 低噪聲放大器匹配網(wǎng)絡(luò)35-38
• 3.2.5 低噪聲放大器設(shè)計38-42
• 3.3 可變增益放大器設(shè)計42-46
• 3.3.1 可變增益放大器(AGC)概述42-43
• 3.3.2 AGC的參數(shù)43-46
• 4 采樣及數(shù)字接收單元設(shè)計46-61
• 4.1 ADC的設(shè)計46-55
• 4.1.1 ADC概述46
• 4.1.2 實際ADC的參數(shù)46-52
• 4.1.3 ADC的實現(xiàn)52-55
• 4.2 數(shù)字接收模塊的FPGA實現(xiàn)55-61
• 4.2.1 數(shù)字硬件的選擇55
• 4.2.2 現(xiàn)場可編程門陣列(FPGA)實現(xiàn)55-61
• 5 接收機電路測試61-66
• 5.1 電路板調(diào)試與準(zhǔn)備61
• 5.2 系統(tǒng)模塊的測試61-62
• 5.2.1 接收機前端測試61-62
• 5.3 ADC測試62-66
• 6 總結(jié)66-67
• 致謝67-68
• 參考文獻(xiàn)68-72
• 附錄72

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本文編號：935124