本文關(guān)鍵詞：基于DSP和FPGA的信號處理模塊及其IP核設(shè)計技術(shù)研究

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【摘要】：隨著數(shù)字信號處理應(yīng)用領(lǐng)域的持續(xù)拓展和數(shù)字信號處理技術(shù)的深入發(fā)展,數(shù)字信號處理平臺的性能要求不斷提高,由DSP組成的單一系統(tǒng)往往不能滿足實時性要求很高的高性能計算需求。采用DSP和FPGA協(xié)同處理構(gòu)架能發(fā)揮兩者各自的優(yōu)勢,有效提升系統(tǒng)運算性能,降低系統(tǒng)整體功耗,具有重要的工程應(yīng)用價值。本文探討了DSP和FPGA協(xié)同處理構(gòu)架以及FPGA中若干通信和運算IP核的設(shè)計技術(shù),并完成了基于多核DSP和大容量FPGA的信號處理模塊硬件設(shè)計。在基于全交換互連結(jié)構(gòu)P核的FPGA工程構(gòu)架中,研究了采用AXI4-Stream協(xié)議的自定義IP核通用標(biāo)準(zhǔn)總線接口,設(shè)計并完成了多個通信接口IP核和高性能運算IP核,包括SRIO接口IP核與協(xié)方差運算IP核。SRIO接口IP核采用多級數(shù)據(jù)緩存結(jié)構(gòu),支持多種I/O事務(wù)包解析、數(shù)據(jù)分類、數(shù)據(jù)反壓；協(xié)方差運算IP核采用大規(guī)模并行結(jié)構(gòu),實現(xiàn)了協(xié)方差矩陣的快速計算,并可參數(shù)配置IP核,提高了IP核的復(fù)用性。經(jīng)實驗驗證,DSP和FPGA協(xié)同處理構(gòu)架方案合理,設(shè)計正確,能滿足較高的系統(tǒng)吞吐與處理要求。經(jīng)測試,SRIO接口IP核的數(shù)據(jù)傳輸速度達(dá)到1.76GB/s,即理論值的88%；協(xié)方差運算IP核對單個108×108矩陣的計算時間僅為334.3us,相對于DSP的運算時間,獲得了數(shù)十倍的加速比,大幅提高了信號處理系統(tǒng)的實時處理能力。
【關(guān)鍵詞】：DSP FPGA IP核設(shè)計 SRIO協(xié)議 協(xié)方差計算
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN911.72
【目錄】：

• 致謝4-5
• 摘要5-6
• ABSTRACT6-11
• 1 緒論11-15
• 1.1 研究背景11-12
• 1.2 國內(nèi)外研究現(xiàn)狀12-13
• 1.3 課題研究內(nèi)容和文章組織結(jié)構(gòu)13-15
• 2 協(xié)同處理構(gòu)架相關(guān)概述15-23
• 2.1 DSP概述15-16
• 2.2 FPGA概述16-18
• 2.3 RapidIO協(xié)議18-20
• 2.4 軟硬件協(xié)同處理20-21
• 2.5 本章小結(jié)21-23
• 3 信號處理模塊研究與設(shè)計23-55
• 3.1 硬件總體方案研究23-24
• 3.2 DSP應(yīng)用及外圍電路設(shè)計24-34
• 3.2.1 時鐘接口電路24-26
• 3.2.2 存儲接口電路26-30
• 3.2.3 控制通信接口電路30-32
• 3.2.4 高速數(shù)據(jù)傳輸接口電路32-34
• 3.3 FPGA應(yīng)用及外圍電路設(shè)計34-41
• 3.3.1 時鐘接口電路35
• 3.3.2 數(shù)模轉(zhuǎn)換接口電路35-36
• 3.3.3 存儲接口電路36-39
• 3.3.4 配置電路設(shè)計39-41
• 3.4 功耗估計41-46
• 3.4.1 DSP功耗估計41-42
• 3.4.2 FPGA功耗估計42-44
• 3.4.3 其他芯片的功耗估計44-45
• 3.4.4 整體功耗45-46
• 3.5 電源電路設(shè)計46-54
• 3.5.1 電源完整性分析46-49
• 3.5.2 電源方案實現(xiàn)49-52
• 3.5.3 自適應(yīng)電源模塊52-53
• 3.5.4 啟動順序控制53-54
• 3.6 本章小結(jié)54-55
• 4 FPGA通信與運算IP核研究與設(shè)計55-83
• 4.1 FPGA IP核工程構(gòu)架研究55-56
• 4.2 IP核通用標(biāo)準(zhǔn)總線接口研究56-59
• 4.3 全交換互連結(jié)構(gòu)IP核59-60
• 4.4 通信IP核設(shè)計60-73
• 4.4.1 SRIO接口IP核61-72
• 4.4.2 EMIF控制接口IP核72-73
• 4.5 協(xié)方差運算IP核設(shè)計73-80
• 4.5.1 協(xié)方差運算IP核結(jié)構(gòu)74-75
• 4.5.2 協(xié)方差I(lǐng)P核輸入部分75-77
• 4.5.3 協(xié)方差I(lǐng)P核運算部分77-78
• 4.5.4 協(xié)方差I(lǐng)P核輸出部分78-79
• 4.5.5 協(xié)方差I(lǐng)P核FSM部分79-80
• 4.6 本章小結(jié)80-83
• 5 實驗結(jié)果測試與分析83-103
• 5.1 信號處理模塊硬件調(diào)試83-88
• 5.1.1 系統(tǒng)硬件調(diào)試步驟84
• 5.1.2 電源與時鐘信號調(diào)試84-86
• 5.1.3 各芯片功能調(diào)試86-88
• 5.1.4 結(jié)果分析88
• 5.2 SRIO接IP核測試88-96
• 5.2.1 SRIO接IP核測試方案88-89
• 5.2.2 基本I/O事務(wù)包傳輸測試89-93
• 5.2.3 SRIO傳輸壓力測試93-95
• 5.2.4 SRIO傳輸速度測試95
• 5.2.5 結(jié)果分析95-96
• 5.3 協(xié)方差運算IP核測試96-101
• 5.3.1 協(xié)方差運算IP核測試方案96-97
• 5.3.2 協(xié)方差運算IP核功能測試97-98
• 5.3.3 協(xié)方差運算IP核實際測試98-100
• 5.3.4 結(jié)果分析100-101
• 5.4 本章小結(jié)101-103
• 6 總結(jié)與展望103-105
• 6.1 總結(jié)103-104
• 6.2 展望104-105
• 參考文獻(xiàn)105-109
• 作者簡歷109

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中國期刊全文數(shù)據(jù)庫 前10條

1 胡善清;劉峰;龍騰;;高性能通用并行信號處理模塊的設(shè)計與實現(xiàn)[J];計算機工程;2007年05期

2 張燕武,肖國有,史新華,馬遠(yuǎn)良;TMS320C25雙芯片信號處理模塊的硬件設(shè)計[J];數(shù)據(jù)采集與處理;1992年04期

3 劉芳;鐘曉玲;肖飛;;聲音定位中基于相差的信號處理模塊設(shè)計[J];電子制作;2014年05期

4 柴小麗,奚軍,呂Y，

本文編號：872958