本文關(guān)鍵詞：多核DSP在基帶處理板上的研究與應(yīng)用

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【摘要】：論文來源于通信公司C-RAN宏基站項(xiàng)目,該項(xiàng)目旨在集中高性能基帶處理,大幅度縮減相同區(qū)域內(nèi)基站的覆蓋數(shù)量,增加用戶的帶寬,提高對(duì)用戶基帶業(yè)務(wù)數(shù)據(jù)高速傳輸和處理能力,同時(shí)還要降低能源的消耗,實(shí)現(xiàn)綠色演進(jìn)。在課題中主要負(fù)責(zé)基帶處理板上多核DSP系統(tǒng)的應(yīng)用設(shè)計(jì)。論文在詳細(xì)分析系統(tǒng)應(yīng)用需求,查閱大量的多核DSP的相關(guān)資料基礎(chǔ)上,選擇Ti TMS320C6670多核DSP作為基帶處理核心處理芯片,設(shè)計(jì)了電源電路、時(shí)鐘電路、外部存儲(chǔ)和多種高速通信接口電路。基于Ti的CCS5.3集成開發(fā)環(huán)境,采用C語言編程方式,設(shè)計(jì)了多核DSP系統(tǒng)SPI自啟動(dòng)程序、多個(gè)高速通信接口底層驅(qū)動(dòng)程序和低功耗程序。項(xiàng)目中多核DSP自啟動(dòng)方式和通信接口驅(qū)動(dòng)設(shè)計(jì)流程非常復(fù)雜,是本項(xiàng)目的一個(gè)難點(diǎn),著重對(duì)該部分進(jìn)行了深入的研究與設(shè)計(jì),同時(shí)低功耗的實(shí)現(xiàn)是本項(xiàng)目的一個(gè)亮點(diǎn),并基于SYS/BIOS操作系統(tǒng)編寫多核DSP子系統(tǒng)測(cè)試程序,并通過JTAG仿真接口下載到硬件內(nèi)存中運(yùn)行并調(diào)試,完成系統(tǒng)測(cè)試,很好地達(dá)到項(xiàng)目要求。通過本項(xiàng)目的研究,最終為C-RAN基帶處理池提供一個(gè)穩(wěn)定的基帶處理板卡,支持多標(biāo)準(zhǔn)網(wǎng)絡(luò),實(shí)現(xiàn)平滑升級(jí),滿足數(shù)據(jù)的高速率、低延時(shí)傳輸與高性能的處理,實(shí)現(xiàn)功耗的降低,并成功運(yùn)用到了基站機(jī)箱小系統(tǒng)中,為物理層算法提供一個(gè)穩(wěn)定的驅(qū)動(dòng)平臺(tái),為本項(xiàng)目的順利完成做出了巨大貢獻(xiàn)。
【關(guān)鍵詞】：C-RAN 基帶處理板卡 多核DSP 驅(qū)動(dòng)設(shè)計(jì)
【學(xué)位授予單位】：中國(guó)地質(zhì)大學(xué)(北京)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN929.5
【目錄】：

• 摘要5-6
• Abstract6-9
• 第1章 引言9-15
• 1.1 課題研究與背景9-11
• 1.2 Keystone架構(gòu)多核DSP11-13
• 1.3 論文的主要工作13-15
• 第2章 基帶處理板整體架構(gòu)15-21
• 2.1 基帶處理板架構(gòu)15-16
• 2.2 基帶處理板應(yīng)用需求16-17
• 2.3 多核DSP系統(tǒng)17-20
• 2.3.1 多核DSP芯片選型18-19
• 2.3.2 TMS320C6670多核DSP系統(tǒng)19-20
• 2.4 本章小結(jié)20-21
• 第3章 多核DSP系統(tǒng)硬件電路設(shè)計(jì)21-37
• 3.1 電源電路21-27
• 3.1.1 電源電壓需求21
• 3.1.2 CVDD與VCC1V0電源21-24
• 3.1.3 VCC3V3_AUX與VCC1V5電壓24-26
• 3.1.4 VCC1V8電源電路26-27
• 3.2 時(shí)鐘電路27-29
• 3.2.1 TMS320C6670時(shí)鐘需求27-29
• 3.2.2 外部時(shí)鐘電路29
• 3.3 片外存儲(chǔ)器電路29-32
• 3.3.1 DDR3電路30-31
• 3.3.2 EEPROM電路31-32
• 3.3.3 Flash電路32
• 3.4 Serial RapidIO接口電路32-33
• 3.5 千兆以太網(wǎng)SGMMII接口33-35
• 3.6 JTAG和串口電路35-36
• 3.6.1 JTAG接口35
• 3.6.2 UART接口35-36
• 3.7 本章小結(jié)36-37
• 第4章 多核DSP系統(tǒng)軟件設(shè)計(jì)37-63
• 4.1 CCS開發(fā)環(huán)境與集成開發(fā)套件37-38
• 4.2 Serial RapidIO接口驅(qū)動(dòng)38-41
• 4.2.1 Serial RapidIO協(xié)議38
• 4.2.2 多核DSP SRIO接口38-39
• 4.2.3 SRIO驅(qū)動(dòng)設(shè)計(jì)流程39-41
• 4.3 多核以太網(wǎng)驅(qū)動(dòng)41-49
• 4.3.1 網(wǎng)絡(luò)協(xié)處理器和多核導(dǎo)航器42-46
• 4.3.2 以太網(wǎng)包傳輸過程研究與驅(qū)動(dòng)設(shè)計(jì)流程46-49
• 4.4 多核Boot啟動(dòng)49-55
• 4.4.1 多核Boot軟件流程49-51
• 4.4.2 Boot Image文件的生成51-55
• 4.5 低功耗的實(shí)現(xiàn)55-60
• 4.5.1 PSC實(shí)現(xiàn)低功耗55-56
• 4.5.2 核掉電控制降低功耗56-57
• 4.5.3 Bootloader下的低功耗57-60
• 4.6 SYS/BIOS實(shí)時(shí)操作系統(tǒng)60-62
• 4.7 本章小結(jié)62-63
• 第5章 測(cè)試與驗(yàn)證63-79
• 5.1 電源與時(shí)鐘測(cè)試63-65
• 5.1.1 電源部分63-64
• 5.1.2 時(shí)鐘部分64-65
• 5.2 SRIO鏈路測(cè)試65-69
• 5.2.1 測(cè)試方案65-66
• 5.2.2 測(cè)試結(jié)果與分析66-69
• 5.3 以太網(wǎng)鏈路測(cè)試69-74
• 5.3.1 測(cè)試方案69-71
• 5.3.2 測(cè)試結(jié)果與分析71-74
• 5.4 低功耗測(cè)試74-78
• 5.4.1 PSC實(shí)現(xiàn)方式74-76
• 5.4.2 核掉電方式76-78
• 5.5 本章小結(jié)78-79
• 結(jié)束語79-80
• 致謝80-81
• 參考文獻(xiàn)81-82
• 附錄82

【參考文獻(xiàn)】

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前4條

1 蘇保禹;基于TI-C6678的多核DSP圖像處理系統(tǒng)研究[D];中國(guó)科學(xué)院研究生院（光電技術(shù)研究所）;2014年

2 陳偉;基于多核DSP的通用軟件無線電平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)[D];南京理工大學(xué);2014年

3 陶永燕;基于TI C66多核DSP技術(shù)的研究與應(yīng)用[D];北京郵電大學(xué);2013年

4 韓艷芬;WiMAX基帶處理板的DSP子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D];電子科技大學(xué);2009年

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本文編號(hào)：743863