本文關(guān)鍵詞：基于FPGA的慣導(dǎo)脈沖輸出信號(hào)測量系統(tǒng)的設(shè)計(jì)與研究

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【摘要】：目前,采用傳統(tǒng)的測量方法對慣導(dǎo)脈沖輸出進(jìn)行檢測,自動(dòng)化程度不高、準(zhǔn)確性差,已經(jīng)不能滿足現(xiàn)代化形勢的需求。所以需要設(shè)計(jì)一套慣導(dǎo)脈沖輸出信號(hào)的測量系統(tǒng),以滿足廣大用戶對測量系統(tǒng)準(zhǔn)確性強(qiáng)、自動(dòng)化程度高的要求。本文設(shè)計(jì)了一種基于FPGA的慣導(dǎo)脈沖輸出測量系統(tǒng),采用了有限狀態(tài)機(jī)、直接脈沖計(jì)數(shù)以及FIFO存儲(chǔ)等技術(shù),能夠?qū)γ}沖波形信號(hào)進(jìn)行準(zhǔn)確計(jì)數(shù)。在脈沖波形信號(hào)處理模塊中,采用了記錄波形時(shí)刻的方法,開始以首個(gè)信號(hào)的邊沿時(shí)刻為基準(zhǔn),然后記下以后脈沖波形信號(hào)的邊沿時(shí)刻,以及它的通道號(hào)和電平狀態(tài),然后通過計(jì)算脈沖波形的個(gè)數(shù)實(shí)現(xiàn)脈沖計(jì)數(shù)。脈沖波形處理模塊包含脈沖信號(hào)預(yù)處理電路和FPGA內(nèi)部數(shù)據(jù)處理模塊。在脈沖信號(hào)預(yù)處理電路中,采用了信號(hào)整形和光耦隔離等技術(shù),對比較小的形變信號(hào)進(jìn)行整形,對比較大的幅值信號(hào)進(jìn)行光耦隔離。在FPGA內(nèi)部數(shù)據(jù)處理模塊中,抗干擾濾波采用了有限狀態(tài)機(jī)技術(shù),能夠在測量的過程中濾除各種干擾,提高了測量系統(tǒng)的準(zhǔn)確性;數(shù)據(jù)存儲(chǔ)方面采用了FIFO存儲(chǔ)技術(shù),能夠在數(shù)據(jù)存儲(chǔ)過程中實(shí)現(xiàn)數(shù)據(jù)有序存儲(chǔ),避免了數(shù)據(jù)的丟失,保證了采集數(shù)據(jù)的準(zhǔn)確性。上位機(jī)的設(shè)計(jì)中采用了Lab VIEW圖形化語言編程的方法,使操作者能夠在上位機(jī)界面上進(jìn)行串口波特率設(shè)置、濾波時(shí)間設(shè)置等功能,同時(shí)可以直觀地觀測數(shù)據(jù)波形并且自動(dòng)存儲(chǔ)實(shí)驗(yàn)數(shù)據(jù),提高了測量系統(tǒng)的自動(dòng)化程度。為了驗(yàn)證該設(shè)計(jì)方案的可行性,脈沖信號(hào)源選擇了FPGA產(chǎn)生的隨機(jī)脈沖信號(hào)源,可以模擬仿真有干擾情況下脈沖信號(hào)的發(fā)送。對測量數(shù)據(jù)和誤差進(jìn)行分析,進(jìn)一步提高了測量準(zhǔn)確性。經(jīng)過實(shí)驗(yàn)驗(yàn)證,本測量系統(tǒng)能夠?qū)崿F(xiàn)準(zhǔn)確脈沖計(jì)數(shù),提高了測量系統(tǒng)的自動(dòng)化程度。
【關(guān)鍵詞】：慣導(dǎo)脈沖 FPGA FIFO存儲(chǔ) 抗干擾濾波 LabVIEW
【學(xué)位授予單位】：西安建筑科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN791;TN966
【目錄】：

• 摘要3-4
• ABSTRACT4-8
• 1 緒論8-12
• 1.1 課題的背景及研究意義8-9
• 1.2 脈沖測量的發(fā)展與現(xiàn)狀9
• 1.3 國內(nèi)外數(shù)據(jù)采集研究現(xiàn)狀9-11
• 1.4 論文研究內(nèi)容11-12
• 2 系統(tǒng)設(shè)計(jì)要求及方案12-22
• 2.1 系統(tǒng)設(shè)計(jì)要求12
• 2.2 方案設(shè)計(jì)的論證與分析12-16
• 2.2.1 方案設(shè)計(jì)論證12-14
• 2.2.2 FPGA內(nèi)部結(jié)構(gòu)特點(diǎn)14-15
• 2.2.3 器件選型15-16
• 2.3 系統(tǒng)方案設(shè)計(jì)16-20
• 2.3.1 系統(tǒng)硬件設(shè)計(jì)方案17-18
• 2.3.2 系統(tǒng)軟件設(shè)計(jì)方案18-20
• 2.4 本章小結(jié)20-22
• 3 測量系統(tǒng)的硬件設(shè)計(jì)22-44
• 3.1 脈沖信號(hào)預(yù)處理電路設(shè)計(jì)22-23
• 3.1.1 光耦隔離電路設(shè)計(jì)22-23
• 3.1.2 信號(hào)調(diào)理電路23
• 3.2 FPGA外圍電路設(shè)計(jì)23-29
• 3.2.1 電源電路23-25
• 3.2.2 晶振電路25
• 3.2.3 復(fù)位電路25-26
• 3.2.4 配置下載電路26-28
• 3.2.5 RS232通信電路28-29
• 3.3 FPGA內(nèi)部邏輯電路設(shè)計(jì)29-42
• 3.3.1 FPGA開發(fā)流程與環(huán)境29-31
• 3.3.2 抗干擾濾波模塊31-34
• 3.3.3 脈沖計(jì)數(shù)模塊34-36
• 3.3.4 FIFO設(shè)計(jì)模塊36-40
• 3.3.5 RS232通信模塊40-42
• 3.4 本章小結(jié)42-44
• 4 上位機(jī)軟件設(shè)計(jì)與實(shí)現(xiàn)44-54
• 4.1 Lab VIEW編程環(huán)境44-45
• 4.2 系統(tǒng)軟件45-46
• 4.3 系統(tǒng)功能模塊設(shè)計(jì)46-52
• 4.3.1 串口通信模塊46-47
• 4.3.2 數(shù)據(jù)解幀模塊47-50
• 4.3.3 數(shù)據(jù)顯示模塊50
• 4.3.4 波形顯示模塊50-51
• 4.3.5 數(shù)據(jù)存儲(chǔ)模塊51-52
• 4.4 人機(jī)界面52-53
• 4.5 本章小結(jié)53-54
• 5 實(shí)驗(yàn)結(jié)果與誤差分析54-62
• 5.1 脈沖信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)54-55
• 5.2 實(shí)驗(yàn)調(diào)試55-56
• 5.3 誤差分析與補(bǔ)償56-60
• 5.4 本章小結(jié)60-62
• 6 總結(jié)與展望62-64
• 參考文獻(xiàn)64-68
• 碩士研究生學(xué)習(xí)階段發(fā)表論文68-70
• 致謝70

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本文編號(hào)：613510