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基于FPGA的SM3算法快速實現(xiàn)方案

發(fā)布時間:2024-12-26 05:45
   SM3算法是我國商用密碼雜湊算法標準。為了提高SM3算法的吞吐量,減少運算資源占用,使其更好地應用于硬件加密場景,提高執(zhí)行效率與速度,進行流水線結構設計,在其基礎上對關鍵運算路徑進行并行計算設計。同時采用進位保留加法器(CSA)進行關鍵路徑的壓縮,使完成一次壓縮函數(shù)中關鍵路徑計算所需的時鐘周期明顯減少;贔PGA對方案進行實現(xiàn),并與其他幾種實現(xiàn)方案進行性能對比,結果表明該方案的吞吐量為80.43 Gbit/s,更易于在對吞吐量有較高需求的場景中使用。

【文章頁數(shù)】:4 頁

【部分圖文】:

圖1 流水線結構設計

圖1 流水線結構設計

進行流水線結構設計時采用64級流水,基于以上分析,需要進行消息擴展與壓縮函數(shù)兩個模塊的流水線結構設計。消息擴展模塊中,最終生成了132個字,前16個是直接劃分得到的,不用計算,之后每一個時鐘周期到來時進行下一個字W和W′的計算。同時壓縮函數(shù)中第k次計算Hash值需要當前Bi的Wk....


圖2 關鍵路徑并行計算初步優(yōu)化

圖2 關鍵路徑并行計算初步優(yōu)化

通過分析前文描述的SM3算法流程,在壓縮函數(shù)中計算SS1、SS2、TT1、TT2時需要進行多次加法運算,產(chǎn)生較大時延。對算法進行并行計算優(yōu)化時首先對以上四個字寄存器中的運算進行優(yōu)化,優(yōu)化思路是使用進位保留加法器(CSA)[13]來降低有多個輸入(多于兩個)時的加法時延,并將更多的....


圖3 關鍵路徑并行計算最終優(yōu)化

圖3 關鍵路徑并行計算最終優(yōu)化

通過對優(yōu)化方案的分析,以上關鍵路徑中最后計算得到的TT2在壓縮函數(shù)中還作為輸入量進行了置換函數(shù)P0(TT2)的計算,因此繼續(xù)對壓縮函數(shù)中的一次置換函數(shù)進行并行計算優(yōu)化,并與圖2的優(yōu)化方案進行合并,最終的關鍵路徑并行計算優(yōu)化方案如圖3所示。設壓縮函數(shù)中的時鐘周期為clk,則根據(jù)圖2....



本文編號:4020625

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