進(jìn)入21世紀(jì)以來,信息戰(zhàn)已成為當(dāng)今及以后的戰(zhàn)爭主導(dǎo)因素。各國為了適應(yīng)將來的信息化戰(zhàn)爭時代,都在加大力度發(fā)展軍事化信息技術(shù),以提升己方信息戰(zhàn)中優(yōu)勢,從而占據(jù)戰(zhàn)爭中的主導(dǎo)地位。而信息化戰(zhàn)爭中又以電子戰(zhàn)為核心,電子戰(zhàn)中通信信息被干擾、被截獲,都會造成嚴(yán)重的戰(zhàn)況損失。因此,軍用通信的抗干擾與抗截獲性能一直以來都是信息技術(shù)發(fā)展的重視對象。為提高軍事通信的安全性能,目前采用較多的抗干擾與抗截獲技術(shù)有:跳頻技術(shù)、直擴(kuò)技術(shù)、加密技術(shù)、分集技術(shù)以及猝發(fā)通信技術(shù)等。這當(dāng)中,猝發(fā)通信技術(shù)相比于其它技術(shù)而言,易于硬件平臺的實現(xiàn),且其具有信號持續(xù)時間短、發(fā)送時刻不確定等特點,較大程度地提高了信號抗干擾與抗截獲能力,因此猝發(fā)通信技術(shù)常被用于軍事保密通信等領(lǐng)域。本文是以提高通信安全性能為研究背景,設(shè)計并實現(xiàn)了高靈敏度與高動態(tài)范圍的猝發(fā)通信系統(tǒng)發(fā)射機與接收機的硬件平臺。本文詳細(xì)介紹了該項目設(shè)計的硬件平臺性能要求,并根據(jù)該要求對整個系統(tǒng)的設(shè)計進(jìn)行了方案論證、重要器件的選型以及各模塊的設(shè)計與仿真。本文所述的發(fā)射機硬件平臺采用了直接上變頻結(jié)構(gòu)設(shè)計,而接收機硬件平臺采用了超外差下變頻結(jié)構(gòu)設(shè)計。同時,本文詳細(xì)介紹了各模塊的設(shè)計...

【文章頁數(shù)】：91 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
1 緒論
    1.1 課題研究的背景與意義
    1.2 猝發(fā)通信的簡介以及發(fā)展現(xiàn)狀
    1.3 發(fā)射機的研究現(xiàn)狀
    1.4 接收機的研究現(xiàn)狀
    1.5 論文內(nèi)容安排
2 硬件平臺的方案設(shè)計
    2.1 猝發(fā)通信系統(tǒng)的整體框架
    2.2 發(fā)射機與接收機硬件平臺的性能指標(biāo)要求
    2.3 發(fā)射機的方案論證
        2.3.1 發(fā)射機的變頻方案選擇
        2.3.2 發(fā)射機的濾波器方案選擇
        2.3.3 發(fā)射機的可變功率輸出方案選擇
    2.4 接收機的方案論證
        2.4.1 接收機的變頻方案選擇
        2.4.2 接收機的濾波器方案選擇
        2.4.3 接收機的高靈敏度方案選擇
        2.4.4 接收機的高動態(tài)范圍方案選擇
    2.5 發(fā)射機的關(guān)鍵技術(shù)指標(biāo)
    2.6 接收機的關(guān)鍵技術(shù)指標(biāo)
    2.7 關(guān)鍵器件的選型
        2.7.1 DAC與 ADC的選型
        2.7.2 MCU與 FPGA的選型
        2.7.3 頻率合成系統(tǒng)芯片的選型
    2.8 本章總結(jié)
3 發(fā)射機硬件平臺的電路設(shè)計
    3.1 電源模塊的設(shè)計
        3.1.1 電源模塊的分配方案
        3.1.2 電源模塊的部分電路設(shè)計
    3.2 發(fā)射鏈路的電路設(shè)計
        3.2.1 低通濾波器的電路設(shè)計
        3.2.2 正交調(diào)制器的電路設(shè)計
        3.2.3 放大器的電路設(shè)計
        3.2.4 衰減器的電路設(shè)計
    3.3 MCU與 FPGA的外圍電路設(shè)計
        3.3.1 MCU的外圍電路設(shè)計
        3.3.2 FPGA的外圍電路設(shè)計
    3.4 頻率合成系統(tǒng)的電路設(shè)計
        3.4.1 AD9516-3的電路設(shè)計
        3.4.2 ADF4350的電路設(shè)計
    3.5 本章總結(jié)
4 接收機硬件平臺的電路設(shè)計
    4.1 電源模塊的設(shè)計
        4.1.1 電源模塊的分配方案
        4.1.2 電源模塊的部分電路設(shè)計
    4.2 接收鏈路的電路設(shè)計
        4.2.1 低噪聲放大器的電路設(shè)計
        4.2.2 混頻器的電路設(shè)計
        4.2.3 中頻放大器的電路設(shè)計
        4.2.4 中頻LC帶通濾波器的電路設(shè)計
    4.3 MCU與 FPGA外圍電路的設(shè)計
        4.3.1 MCU外圍電路的設(shè)計
        4.3.2 FPGA外圍電路的設(shè)計
    4.4 頻率合成系統(tǒng)的設(shè)計
    4.5 本章總結(jié)
5 硬件平臺的PCB設(shè)計
    5.1 PCB的疊層設(shè)計
    5.2 PCB的模塊劃分與布局
        5.2.1 發(fā)射機的PCB模塊劃分與布局
        5.2.2 接收機的PCB模塊劃分與布局
    5.3 PCB的約束規(guī)則設(shè)置
    5.4 發(fā)射機的PCB模塊設(shè)計
        5.4.1 發(fā)射機發(fā)射鏈路的PCB設(shè)計
        5.4.2 發(fā)射機MCU的 PCB設(shè)計
        5.4.3 發(fā)射機FPGA的 PCB設(shè)計
        5.4.4 發(fā)射機電源平面分割設(shè)計
    5.5 接收機的PCB模塊設(shè)計
        5.5.1 接收機射頻鏈路的PCB設(shè)計
        5.5.2 接收機中頻鏈路的PCB設(shè)計
        5.5.3 接收機頻率合成系統(tǒng)的PCB設(shè)計
        5.5.4 接收機MCU的 PCB設(shè)計
        5.5.5 接收機FPGA的 PCB設(shè)計
        5.5.6 接收機電源平面分割設(shè)計
    5.6 本章總結(jié)
6 微控制器的軟件設(shè)計
    6.1 頻率合成系統(tǒng)的代碼配置
        6.1.1 AD9516-3的代碼配置
        6.1.2 ADF4350的代碼配置
    6.2 DAC5688的代碼配置
    6.3 AD9233的代碼配置
    6.4 本章總結(jié)
7 硬件平臺的性能測試
    7.1 電源模塊的測試
    7.2 接收鏈路的測試
    7.3 頻率合成系統(tǒng)的測試
        7.3.1 AD9516-3的輸出頻率測試
        7.3.2 ADF4350的輸出頻率測試
    7.4 天線性能的測試
    7.5 系統(tǒng)通信的測試
    7.6 系統(tǒng)靈敏度與動態(tài)范圍的測試
    7.7 本章總結(jié)
8 總結(jié)與展望
    8.1 工作總結(jié)
    8.2 工作展望
致謝
參考文獻(xiàn)
附錄



本文編號：3870458