發(fā)布時(shí)間：2023-04-20 05:08

　　近年來(lái),作為一種新興的信道編碼方法,極化碼已迅速地從學(xué)術(shù)研究發(fā)展成為成熟的通信標(biāo)準(zhǔn)技術(shù),并用于5G通信。在實(shí)際系統(tǒng)中,由于分配的系統(tǒng)帶寬和信號(hào)處理的時(shí)延等因素的限制,要求極化碼的碼長(zhǎng)具有一定的靈活性,即需要進(jìn)行速率匹配操作,而鑿孔是一種常見(jiàn)的速率匹配方法。首先,本論文對(duì)現(xiàn)有的極化碼鑿孔方案進(jìn)行研究。研究結(jié)果表明,大部分現(xiàn)有鑿孔方案僅在加性高斯白噪聲(additive white gaussian noise,AWGN)信道中進(jìn)行仿真測(cè)試,而鮮有文獻(xiàn)針對(duì)無(wú)線光通信系統(tǒng)中的弱湍流信道的鑿孔性能開(kāi)展研究。結(jié)合實(shí)驗(yàn)室的需求,本論文旨在研究弱湍流信道下的鑿孔性能。進(jìn)一步分析發(fā)現(xiàn),當(dāng)鑿孔數(shù)改變時(shí),現(xiàn)有鑿孔方案或需重新估計(jì)極化子信道的可靠性,這勢(shì)必會(huì)造成大量的時(shí)延和硬件開(kāi)銷(xiāo);或需要對(duì)應(yīng)更改譯碼器的結(jié)構(gòu),這無(wú)疑增加了工程應(yīng)用的難度。因此針對(duì)弱湍流信道,設(shè)計(jì)一個(gè)不需重新估計(jì)極化子信道可靠性,且鑿孔數(shù)量變化時(shí)譯碼器結(jié)構(gòu)能夠保持不變的鑿孔方案具有重要意義,本論文將其稱(chēng)為譯碼器結(jié)構(gòu)不變(unchanged decoder structure,UDS)鑿孔方案。針對(duì)這個(gè)需求,本論文最先需要依據(jù)相關(guān)理論搭建所需仿...

【文章頁(yè)數(shù)】：80 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 概述
    1.2 研究背景及研究意義
    1.3 極化碼鑿孔方案的國(guó)內(nèi)外發(fā)展動(dòng)態(tài)
        1.3.1 極化碼鑿孔方案的國(guó)外動(dòng)態(tài)
        1.3.2 極化碼鑿孔方案的國(guó)內(nèi)動(dòng)態(tài)
        1.3.3 小結(jié)
    1.4 研究目標(biāo)與限制性條件
    1.5 研究方法及研究?jī)?nèi)容
    1.6 后續(xù)章節(jié)安排
第二章 基礎(chǔ)理論
    2.1 極化原理
        2.1.1 預(yù)備知識(shí)
        2.1.2 信道合并
        2.1.3 信道分裂
        2.1.4 信道極化
    2.2 極化子信道可靠性評(píng)估方法
        2.2.1 BEC近似法
        2.2.2 密度進(jìn)化法
        2.2.3 高斯近似法
        2.2.4 蒙特卡洛構(gòu)造法
        2.2.5 PW構(gòu)造法
    2.3 譯碼算法
        2.3.1 SC譯碼算法
        2.3.2 BP譯碼算法
        2.3.3 硬件加速算法
    2.4 弱湍流信道模型
    2.5 信道退化理論
    2.6 本章小結(jié)
第三章 極化碼鑿孔方案的設(shè)計(jì)與仿真驗(yàn)證
    3.1 用于對(duì)照的極化碼鑿孔方案
        3.1.1 隨機(jī)鑿孔
        3.1.2 基于QUP的鑿孔方案一
        3.1.3 基于QUP的鑿孔方案二
        3.1.4 分組鑿孔方案
    3.2 針對(duì)弱湍信道的極化碼鑿孔方案
        3.2.1 對(duì)照組鑿孔方案的優(yōu)缺點(diǎn)分析與總結(jié)
        3.2.2 UDS鑿孔方案的可行性與性能分析
    3.3 仿真環(huán)境搭建
        3.3.1 信道建模
        3.3.2 極化子信道可靠性評(píng)估方法選定
        3.3.3 譯碼算法的選定
    3.4 仿真結(jié)果對(duì)比與分析
    3.5 本章小結(jié)
第四章 極化碼鑿孔方案的實(shí)現(xiàn)與板級(jí)驗(yàn)證
    4.1 測(cè)試方案
    4.2 測(cè)試平臺(tái)
        4.2.1 硬件平臺(tái)
        4.2.2 軟件平臺(tái)
    4.3 FPGA的前端設(shè)計(jì)與驗(yàn)證
        4.3.1 編碼及鑿孔模塊
        4.3.2 譯碼模塊
    4.4 板級(jí)驗(yàn)證
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 全文總結(jié)
    5.2 后續(xù)工作展望
致謝
參考文獻(xiàn)



本文編號(hào)：3794950