為滿足合成孔徑雷達實時成像、數(shù)據(jù)回放等高速可靠數(shù)據(jù)傳輸需求,解決傳統(tǒng)數(shù)據(jù)傳輸系統(tǒng)由于接口要求高、體積與功耗大以及網(wǎng)絡(luò)配置不靈活等原因不適合用于外場試驗的問題,基于ZYNQ芯片設(shè)計一種光纖接口到以太網(wǎng)接口的數(shù)據(jù)傳輸系統(tǒng)。主要介紹數(shù)據(jù)傳輸流程的實現(xiàn)方法,并提出一種三級乒乓和指令并行的優(yōu)化策略保證數(shù)據(jù)正確,提高傳輸速度;通過移植嵌入式Linux系統(tǒng)實現(xiàn)靈活修改網(wǎng)絡(luò)配置。與傳統(tǒng)方案相比,該系統(tǒng)在體積、功耗和靈活性上具有明顯優(yōu)勢。經(jīng)實驗驗證,數(shù)據(jù)傳輸速度可達770 Mb/s。 

【文章來源】：光通信技術(shù). 2020,44(07)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

光纖-以太網(wǎng)系統(tǒng)架構(gòu)圖

圖2中，tx＿tready在輸出信號被接收并且數(shù)據(jù)準備發(fā)送時斷言，tx＿tvalid在輸出流信號或源信號有效時斷言，這樣將數(shù)據(jù)從應(yīng)用程序移動到tx＿data總線并執(zhí)行流控制，實現(xiàn)發(fā)送。當tx＿tvalid取消斷言時，字間會創(chuàng)建并保留間隙。數(shù)據(jù)到達接收側(cè)時，rx＿tvalid被斷言，從用戶接口rx＿tdata總線將數(shù)據(jù)移動到應(yīng)用程序并執(zhí)行流控制，實現(xiàn)數(shù)據(jù)接收。數(shù)據(jù)必須立即讀取，否則將丟失。接口使用先進先出（FIFO）方式保存數(shù)據(jù)，將rx＿tvalid用作FIFO寫使能。系統(tǒng)使用2路Aurora IP用戶接口，數(shù)據(jù)位寬為32 bit，每路速率為2.5 Gb/s，參考時鐘為125 MHz，用戶時鐘為PS提供的150 MHz時鐘。Aurora IP核在物理層進行8B/10B編碼，2路Aurora協(xié)議可提供4 Gb/s的數(shù)據(jù)速率，可保證數(shù)據(jù)穩(wěn)定正確傳輸并超過系統(tǒng)后級千兆以太網(wǎng)的速率。

AXI4總線含有讀地址通道、寫地址通道、讀數(shù)據(jù)通道、寫數(shù)據(jù)通道、寫應(yīng)答通道和系統(tǒng)信號（總線時鐘ACLK、總線復(fù)位ARESETN），其中多個通道有READY/VALID握手機制，控制信號多，使用復(fù)雜。將AXI4協(xié)議進行封裝，只引出少數(shù)信號給用戶，這樣可以大幅縮短后期開發(fā)和維護周期。PL為AXI＿HP的主設(shè)備，模塊命名為AXI master。AXI master由有限狀態(tài)機實現(xiàn)，狀態(tài)轉(zhuǎn)移圖如圖3所示。AXI master初始化后進入WR＿IDLE狀態(tài)，復(fù)位所有控制信號和數(shù)據(jù)信號，在接收到數(shù)據(jù)傳輸請求信號burst＿req后進入WA＿WAIT狀態(tài)，更新外部輸入的數(shù)據(jù)、數(shù)據(jù)長度len和起始地址。如果FIFO不為空，進入WA＿START狀態(tài)，在此狀態(tài)下與AXI＿HP接口進行握手并給last信號賦值，由于最大突發(fā)長度為256，在傳輸結(jié)束時需要根據(jù)last信號判斷是否需要進行再一次傳輸，若數(shù)據(jù)長度len大于256,last信號置0，否則置1。在WA＿PROC狀態(tài)輸出AXI可寫信號burst＿data＿req，對計數(shù)器cnt進行累加。WR＿DONE狀態(tài)輸出傳輸完成信號burst＿finish。

【參考文獻】：
期刊論文
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碩士論文
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本文編號：3355839