輻射源分類采用卷積神經(jīng)網(wǎng)絡(luò)提取電磁指紋特征是目前研究熱點(diǎn)。車載機(jī)載等應(yīng)用場景對(duì)低功耗高性能硬件實(shí)現(xiàn)提出了迫切需求;但是存在輻射源信號(hào)靈活多變,以及未知輻射源難以識(shí)別等難點(diǎn),需要硬件實(shí)現(xiàn)的卷積神經(jīng)網(wǎng)絡(luò)既能夠支持卷積神經(jīng)網(wǎng)絡(luò)模型和參數(shù)動(dòng)態(tài)更新的同時(shí),還能夠滿足高性能低功耗的要求。本文為解決這些問題,采用ZYNQ這種ARM+FPGA結(jié)構(gòu)的嵌入式平臺(tái),對(duì)基于卷積神經(jīng)網(wǎng)絡(luò)輻射源分類算法進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)。并結(jié)合硬件平臺(tái)中硬件資源的特點(diǎn)針對(duì)卷積神經(jīng)網(wǎng)絡(luò)計(jì)算結(jié)構(gòu)進(jìn)行優(yōu)化。而且為了保證卷積神經(jīng)網(wǎng)絡(luò)的更新不會(huì)影響卷積神經(jīng)網(wǎng)絡(luò)的推理,軟硬結(jié)合設(shè)計(jì)了動(dòng)態(tài)更新系統(tǒng),使得硬件平臺(tái)能夠充分滿足應(yīng)用需求,實(shí)現(xiàn)未知輻射源的分類任務(wù)。本文的主要工作如下:1.對(duì)輻射源分類的設(shè)計(jì)目標(biāo)和基于卷積神經(jīng)網(wǎng)絡(luò)的輻射源分類算法進(jìn)行介紹。對(duì)ZYNQ平臺(tái)及其內(nèi)部的關(guān)鍵硬件資源進(jìn)行分析,并結(jié)合算法特點(diǎn)探討這些硬件性能的制約因素。提出輻射源分類的系統(tǒng)架構(gòu)。2.設(shè)計(jì)了一種針對(duì)大規(guī)模卷積神經(jīng)網(wǎng)絡(luò)的FPGA實(shí)現(xiàn)方案,以滿足基于卷積神經(jīng)網(wǎng)絡(luò)的輻射源分類算法的計(jì)算需求。FPGA中對(duì)算法進(jìn)行了整體設(shè)計(jì)和各模塊的設(shè)計(jì)。針對(duì)因算法復(fù)雜度和硬件資源稀缺造成的制約... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：109 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

輻射源原始信號(hào)圖

第二章輻射源分類的系統(tǒng)架構(gòu)設(shè)計(jì)13為了兼顧高性能和低功耗，本文選用FPGA來實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)的推理。但根據(jù)2.3節(jié)的分析，由于FPGA內(nèi)部RAM資源有限，算法的數(shù)據(jù)量較大，不能把算法中所有層的計(jì)算結(jié)構(gòu)從頭到尾全部在FPGA內(nèi)部生成。而且，即便是一層的卷積計(jì)算結(jié)構(gòu)由于硬件資源有限也無法完整地實(shí)現(xiàn)。必須設(shè)計(jì)一種可復(fù)用的計(jì)算結(jié)構(gòu)，通過核心對(duì)計(jì)算結(jié)構(gòu)調(diào)度的方式，來保證整個(gè)算法在FPGA內(nèi)的實(shí)現(xiàn)和運(yùn)行。雖然純FPGA內(nèi)可以采用軟核來進(jìn)行調(diào)度，但是考慮到需要把卷積神經(jīng)網(wǎng)絡(luò)的訓(xùn)練要部署到遠(yuǎn)程服務(wù)器，核心還需要與遠(yuǎn)程服務(wù)器進(jìn)行網(wǎng)絡(luò)通信，進(jìn)行更新等需求，顯然更需要一個(gè)調(diào)度能力更強(qiáng)且搭配以太網(wǎng)口等眾多外設(shè)的硬核。故CPU+FPGA的硬件結(jié)構(gòu)滿足本文的需求。而ZYNQ就是具備這種結(jié)構(gòu)的硬件平臺(tái)。2.4.1ZYNQ簡介ZYNQ平臺(tái)是ARM+FPGA結(jié)構(gòu)的嵌入式平臺(tái)，能夠保證高性能的同時(shí)，提供更多的靈活性。圖2-5為ZYNQ的內(nèi)部結(jié)構(gòu)圖[23]。圖2-5ZYNQ內(nèi)部結(jié)構(gòu)圖[23]2.4硬件平臺(tái)選擇

要硬件能夠支持算法的更新，以及系統(tǒng)拓展能力。通過對(duì)ZYNQ的介紹，可以發(fā)現(xiàn)PL部分主要為FPGA，能夠滿足輻射源分類算法對(duì)于高性能且低功耗的需要。而PS部分主要為ARM和多種外設(shè)接口。這部分的調(diào)度能力和可拓展性，能夠滿足調(diào)度FPGA結(jié)構(gòu)進(jìn)行計(jì)算，以及輻射源分類任務(wù)中對(duì)于算法更新的需求。2.4.2BlockRAM簡介在ZYNQ中，讀寫速度相對(duì)快但數(shù)量稀缺的BlockRAM對(duì)于算法實(shí)現(xiàn)有很大的性能影響。下面本文將討論的BlockRAM的底層細(xì)節(jié)，分析其本身特點(diǎn)。BlockRAM是基于靜態(tài)隨機(jī)存取存儲(chǔ)器(StaticRandom-AccessMemory,SRAM)設(shè)計(jì)的，圖2-6展示了SRAM的一個(gè)單元。它由六個(gè)晶體管M1-M6組成。核心是4個(gè)晶體管M1-M4，它們組成一個(gè)鎖存器能夠?qū)?和1兩個(gè)穩(wěn)定的狀態(tài)進(jìn)行鎖存。保證狀態(tài)穩(wěn)定需要保持Vdd有電。當(dāng)需要對(duì)單元的狀態(tài)進(jìn)行讀取時(shí)，只需要拉高WL。0和1兩種狀態(tài)就會(huì)使不同的晶體管導(dǎo)通，進(jìn)而通過BL和BL上就可以讀取狀態(tài)。當(dāng)需要將狀態(tài)寫入單元時(shí)，需要將BL和BL設(shè)置為對(duì)應(yīng)的值，然后拉高WL電平。由于M5和M6的驅(qū)動(dòng)強(qiáng)于內(nèi)部的4個(gè)晶體管，要寫入的值就能夠從外到內(nèi)依次導(dǎo)通，對(duì)舊值覆蓋。圖2-6靜態(tài)RAM

【參考文獻(xiàn)】：
期刊論文
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碩士論文
[1]神經(jīng)網(wǎng)絡(luò)算法的FPGA加速研究[D]. 王紹潤.武漢大學(xué) 2019



本文編號(hào)：3214962