發(fā)布時間：2021-06-06 19:02

　　輻射源分類采用卷積神經(jīng)網(wǎng)絡提取電磁指紋特征是目前研究熱點。車載機載等應用場景對低功耗高性能硬件實現(xiàn)提出了迫切需求;但是存在輻射源信號靈活多變,以及未知輻射源難以識別等難點,需要硬件實現(xiàn)的卷積神經(jīng)網(wǎng)絡既能夠支持卷積神經(jīng)網(wǎng)絡模型和參數(shù)動態(tài)更新的同時,還能夠滿足高性能低功耗的要求。本文為解決這些問題,采用ZYNQ這種ARM+FPGA結(jié)構(gòu)的嵌入式平臺,對基于卷積神經(jīng)網(wǎng)絡輻射源分類算法進行設計與實現(xiàn)。并結(jié)合硬件平臺中硬件資源的特點針對卷積神經(jīng)網(wǎng)絡計算結(jié)構(gòu)進行優(yōu)化。而且為了保證卷積神經(jīng)網(wǎng)絡的更新不會影響卷積神經(jīng)網(wǎng)絡的推理,軟硬結(jié)合設計了動態(tài)更新系統(tǒng),使得硬件平臺能夠充分滿足應用需求,實現(xiàn)未知輻射源的分類任務。本文的主要工作如下:1.對輻射源分類的設計目標和基于卷積神經(jīng)網(wǎng)絡的輻射源分類算法進行介紹。對ZYNQ平臺及其內(nèi)部的關鍵硬件資源進行分析,并結(jié)合算法特點探討這些硬件性能的制約因素。提出輻射源分類的系統(tǒng)架構(gòu)。2.設計了一種針對大規(guī)模卷積神經(jīng)網(wǎng)絡的FPGA實現(xiàn)方案,以滿足基于卷積神經(jīng)網(wǎng)絡的輻射源分類算法的計算需求。FPGA中對算法進行了整體設計和各模塊的設計。針對因算法復雜度和硬件資源稀缺造成的制約... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：109 頁

【學位級別】：碩士

【部分圖文】：

輻射源原始信號圖

第二章輻射源分類的系統(tǒng)架構(gòu)設計13為了兼顧高性能和低功耗，本文選用FPGA來實現(xiàn)卷積神經(jīng)網(wǎng)絡的推理。但根據(jù)2.3節(jié)的分析，由于FPGA內(nèi)部RAM資源有限，算法的數(shù)據(jù)量較大，不能把算法中所有層的計算結(jié)構(gòu)從頭到尾全部在FPGA內(nèi)部生成。而且，即便是一層的卷積計算結(jié)構(gòu)由于硬件資源有限也無法完整地實現(xiàn)。必須設計一種可復用的計算結(jié)構(gòu)，通過核心對計算結(jié)構(gòu)調(diào)度的方式，來保證整個算法在FPGA內(nèi)的實現(xiàn)和運行。雖然純FPGA內(nèi)可以采用軟核來進行調(diào)度，但是考慮到需要把卷積神經(jīng)網(wǎng)絡的訓練要部署到遠程服務器，核心還需要與遠程服務器進行網(wǎng)絡通信，進行更新等需求，顯然更需要一個調(diào)度能力更強且搭配以太網(wǎng)口等眾多外設的硬核。故CPU+FPGA的硬件結(jié)構(gòu)滿足本文的需求。而ZYNQ就是具備這種結(jié)構(gòu)的硬件平臺。2.4.1ZYNQ簡介ZYNQ平臺是ARM+FPGA結(jié)構(gòu)的嵌入式平臺，能夠保證高性能的同時，提供更多的靈活性。圖2-5為ZYNQ的內(nèi)部結(jié)構(gòu)圖[23]。圖2-5ZYNQ內(nèi)部結(jié)構(gòu)圖[23]2.4硬件平臺選擇

要硬件能夠支持算法的更新，以及系統(tǒng)拓展能力。通過對ZYNQ的介紹，可以發(fā)現(xiàn)PL部分主要為FPGA，能夠滿足輻射源分類算法對于高性能且低功耗的需要。而PS部分主要為ARM和多種外設接口。這部分的調(diào)度能力和可拓展性，能夠滿足調(diào)度FPGA結(jié)構(gòu)進行計算，以及輻射源分類任務中對于算法更新的需求。2.4.2BlockRAM簡介在ZYNQ中，讀寫速度相對快但數(shù)量稀缺的BlockRAM對于算法實現(xiàn)有很大的性能影響。下面本文將討論的BlockRAM的底層細節(jié)，分析其本身特點。BlockRAM是基于靜態(tài)隨機存取存儲器(StaticRandom-AccessMemory,SRAM)設計的，圖2-6展示了SRAM的一個單元。它由六個晶體管M1-M6組成。核心是4個晶體管M1-M4，它們組成一個鎖存器能夠?qū)?和1兩個穩(wěn)定的狀態(tài)進行鎖存。保證狀態(tài)穩(wěn)定需要保持Vdd有電。當需要對單元的狀態(tài)進行讀取時，只需要拉高WL。0和1兩種狀態(tài)就會使不同的晶體管導通，進而通過BL和BL上就可以讀取狀態(tài)。當需要將狀態(tài)寫入單元時，需要將BL和BL設置為對應的值，然后拉高WL電平。由于M5和M6的驅(qū)動強于內(nèi)部的4個晶體管，要寫入的值就能夠從外到內(nèi)依次導通，對舊值覆蓋。圖2-6靜態(tài)RAM

【參考文獻】：
期刊論文
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碩士論文
[1]神經(jīng)網(wǎng)絡算法的FPGA加速研究[D]. 王紹潤.武漢大學 2019



本文編號：3214962