為滿足量子密鑰分發(fā)中對經(jīng)典信道的設(shè)計需求,設(shè)計了一種片上可編程系統(tǒng)+FPGA+PHY芯片的經(jīng)典信道解決方案。在FPGA內(nèi)部構(gòu)建片上可編程系統(tǒng),通過NiosⅡ運行NicheStack TCP/IP實現(xiàn)TCP通信協(xié)議,并使用三速以太網(wǎng)IP和物理層芯片Marvel 88E1111實現(xiàn)以太網(wǎng)控制器。指令處理器軟件結(jié)構(gòu)易于將基于FPGA的經(jīng)典以太網(wǎng)信道與量子態(tài)信號處理算法相結(jié)合實現(xiàn),對量子通信系統(tǒng)小型化和集成化都具有重要意義。該方案在StratixⅣ上進(jìn)行了實現(xiàn)。測試結(jié)果表明,系統(tǒng)端數(shù)據(jù)接口速度可達(dá)1 600 Mb/s,經(jīng)典信道上行數(shù)據(jù)傳輸速度最高可達(dá)61 Mb/s,相較已有同類型設(shè)計提高了約20%的性能。 

【文章來源】：現(xiàn)代電子技術(shù). 2020,43(09)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

硬件設(shè)計

上位機通過以太網(wǎng)將指令發(fā)送至軟件，對FPGA進(jìn)行控制。如圖2所示，指令的最終執(zhí)行由指令處理器完成，一個指令處理器對應(yīng)一個獨立的代碼模塊，因此，軟件功能的增刪主要是指令處理器的增刪。在進(jìn)行移植和集成時，依據(jù)量子系統(tǒng)中其他基于FPGA應(yīng)用的需求，通過擴展指令和指令處理器的方式，實現(xiàn)所需的控制和功能。此外，編譯器的優(yōu)化等級越高，其最后生成的代碼將更快、更密集，從而提高了NiosⅡ的計算效率。本文將編譯器的優(yōu)化等級設(shè)置為最高等級LEVEL 3，提升TCP性能。3.1 指令格式

上位機與FPGA數(shù)據(jù)傳輸測試。使用Matlab作為上位機，循環(huán)向Alice發(fā)送傳輸100 MB數(shù)據(jù)的指令SD,Alice將從數(shù)據(jù)接口連續(xù)完整地接收100 MB數(shù)據(jù)，并發(fā)送給Matlab。下行測試原理與上行測試一致，其指令為RD。測試結(jié)果如圖5所示，上行速率為61.19 Mb/s，下行速率為74.94 Mb/s。圖4 系統(tǒng)測試環(huán)境圖

【參考文獻(xiàn)】：
期刊論文
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博士論文
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碩士論文
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本文編號：3133007