針對(duì)航天控制系統(tǒng)靈活性、復(fù)用性、可擴(kuò)展性較差等問題,采用部分動(dòng)態(tài)可重配置和軟硬件協(xié)同設(shè)計(jì)等技術(shù),設(shè)計(jì)了一種基于Microblaze軟核的高帶寬軟件無線電（Software-defined Radio,SDR）通用一體化測(cè)試平臺(tái)。該硬件平臺(tái)由Kintex7 FPGA與集成式射頻（Radio Frequency,RF）收發(fā)器AD9371組成,采用Microblaze軟核進(jìn)行功能開發(fā),實(shí)現(xiàn)任務(wù)調(diào)度、功能配置和數(shù)據(jù)交互;通過Vivado實(shí)現(xiàn)測(cè)試平臺(tái)邏輯功能開發(fā),并將功能代碼封裝成FPGA IP（Intellectual Property）核;最終通過AD9371 RF收發(fā)器實(shí)現(xiàn)射頻數(shù)據(jù)收發(fā)。測(cè)試結(jié)果表明,該通用一體化測(cè)試平臺(tái)可進(jìn)行高速率、高帶寬數(shù)據(jù)傳輸。該平臺(tái)具有通用性強(qiáng)、互聯(lián)性強(qiáng)、易操作、易移植等特點(diǎn),可廣泛應(yīng)用于工業(yè)、通信、軍事、醫(yī)療、汽車、無人機(jī)、航天等領(lǐng)域。 

【文章來源】：電訊技術(shù). 2020,60(11)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

JESD204B接口應(yīng)用方案結(jié)構(gòu)圖

JESD204B接口主要經(jīng)過碼組同步、幀同步、初始通道對(duì)齊同步來使KC705和AD9371評(píng)估板間正常通信。JESD204B接口鏈路啟動(dòng)過程為:首先，同步信號(hào)拉低，接口接收端不斷向發(fā)送端發(fā)送同步請(qǐng)求，直到接收端連續(xù)收到4個(gè)控制字符K(K28.5，即BC)為止，此時(shí)可知比特位及字的邊界，接口接收端通過在下一個(gè)內(nèi)部本地多幀時(shí)鐘(Local Multiframe Clock,LMFC)上升沿將同步信號(hào)拉高來禁用同步請(qǐng)求，實(shí)現(xiàn)碼組同步。然后，發(fā)送端和接收端進(jìn)入初始信道對(duì)齊序列(Initial Lane Alignment Sequence,ILAS)狀態(tài)。發(fā)送端在每個(gè)信道上發(fā)送已知的字符幀集合，稱為信道對(duì)齊序列，該序列以R(K28.0)開始，以A(K28.3)結(jié)束[9]。收到對(duì)齊序列后，接收端會(huì)對(duì)數(shù)據(jù)進(jìn)行FIFO緩沖，直到所有信道都收到完整的對(duì)齊序列。由于已經(jīng)知道了整個(gè)序列，故每個(gè)信道上的任何信道偏移都可通過FIFO存儲(chǔ)器吸收，實(shí)現(xiàn)信道對(duì)齊。最后，在代碼組同步及信道對(duì)齊后，就可正確接收用戶數(shù)據(jù)。如果信道對(duì)齊后用戶數(shù)據(jù)無效，則需要重新啟動(dòng)鏈路，接收端會(huì)重新發(fā)送同步請(qǐng)求。其接口鏈路啟動(dòng)具體實(shí)現(xiàn)如圖5所示。2 通用一體化測(cè)試平臺(tái)測(cè)試

目前常用的通用一體化SDR平臺(tái)射頻子板有AD9361、Radio420s和USRP等，接口常采用低電壓差分信號(hào)(Low-Voltage Differential Signaling,LVDS)接口或其他并行接口，其速率最高為1.0 Gb/s[3]。由于帶寬或接口速率的限制，無法滿足高速、高帶寬的應(yīng)用需求。基于硬件資源、硬件需求等多方面考慮，采用KC705+AD9371方案，其設(shè)計(jì)框架如圖1所示。Kintex7 FPGA的外圍包括RS422接口、LVDS接口、W5300網(wǎng)口、DDR2等。AD9371由時(shí)鐘芯片AD9528、兩片AD9371和射頻模擬電路組成[4-6]。AD9371與Kintex7 FPGA之間采用JESD204B高速串行接口進(jìn)行數(shù)據(jù)傳輸，接口應(yīng)用方案結(jié)構(gòu)圖如圖2所示。該通用一體化測(cè)試平臺(tái)將AD9371發(fā)送端與AD9371接收端回環(huán)連接，Kintex7 FPGA主要將產(chǎn)生的基帶信號(hào)通過JESD204B接口送入AD9371發(fā)送端;AD9371發(fā)送端對(duì)數(shù)字基帶信號(hào)進(jìn)行數(shù)字濾波、數(shù)模轉(zhuǎn)換、模擬濾波、混頻、放大等處理，將數(shù)字基帶信號(hào)變成射頻信號(hào);AD9371接收端主要對(duì)射頻信號(hào)進(jìn)行信號(hào)放大、混頻、濾波及模數(shù)轉(zhuǎn)換等處理，將射頻信號(hào)轉(zhuǎn)換成數(shù)字基帶信號(hào);最后，再將數(shù)字基帶信號(hào)通過JESD204B接口送回FPGA進(jìn)行處理[7]。時(shí)鐘管理芯片AD9528生成AD9371和Kintex7之間JESD204B高速串行接口同步所需的refclk時(shí)鐘和sysrefclk時(shí)鐘，保證數(shù)據(jù)鏈路的同步和接口數(shù)據(jù)有效傳輸。JESD204B接口引腳數(shù)量更少，不需要隨路時(shí)鐘線，采用時(shí)鐘和數(shù)據(jù)恢復(fù)(Clock and Data Recovery,CDR)技術(shù)從數(shù)據(jù)流中恢復(fù)時(shí)鐘，也不需要鏈路對(duì)齊，這使得接口結(jié)構(gòu)更加簡(jiǎn)單、封裝尺寸更小、布線數(shù)量更少，從而使得電路板設(shè)計(jì)更加簡(jiǎn)單，成本更低[8-9]。圖2 JESD204B接口應(yīng)用方案結(jié)構(gòu)圖

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號(hào)：3004858