發(fā)布時間：2021-01-21 01:00

　　在同時同頻全雙工通信系統(tǒng)中,設(shè)備自身的發(fā)射信號會對有用接收信號的檢測造成強干擾。因此,需要充分抑制設(shè)備中的自干擾信號。其中,自干擾信號時延是影響自干擾抑制性能的一個重要參數(shù)。整數(shù)倍采樣率時延器只能粗略地對時延進行校正,不能滿足全雙工系統(tǒng)性能需求。為實現(xiàn)更精確的時延校正,把分?jǐn)?shù)倍可變延時器引入到全雙工系統(tǒng)中,進一步提高時延校正精度,從而改善系統(tǒng)自干擾抑制性能。論文對全雙工系統(tǒng)中的分?jǐn)?shù)倍可變延時器進行設(shè)計和性能分析,主要內(nèi)容包括:第一,在數(shù)字域中通過最小化殘余自干擾信號功率的準(zhǔn)則,重新設(shè)計Farrow結(jié)構(gòu)的分?jǐn)?shù)倍可變延時器,給出了求解濾波器系數(shù)的閉合表達式,實現(xiàn)高精確的時延校正,最后進行了仿真分析。仿真結(jié)果表明,當(dāng)自干擾信號帶寬為0.5 MHz和10 MHz時,與LS標(biāo)準(zhǔn)下的分?jǐn)?shù)倍Farrow濾波器相比,采用論文設(shè)計的分?jǐn)?shù)倍可變延時器后,自干擾消除能力高了約6.5 dB和3.7 dB,增強了自干擾抵消性能。第二,設(shè)計自干擾抑制總體架構(gòu),并將時延校正模塊劃分為兩個子模塊,詳細(xì)介紹各模塊的實現(xiàn)原理和處理流程,最后對實現(xiàn)設(shè)計方案進行了仿真。仿真結(jié)果表明,在干噪比為60dB條件下,通過可變延時器完... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：82 頁

【學(xué)位級別】：碩士

【部分圖文】：

測試場景圖

左右。圖5-6 可變延時器 FPGA 測試結(jié)果綜上可以得出，雖然實際的自干擾抑制比與理論值有差距，但完全滿足系統(tǒng)的需求。5.3.2 性能測試(1) 測試目的測試驗證經(jīng)過分?jǐn)?shù)倍可變延時同步模塊后，自干擾抑制比是否會達到預(yù)期要求。(2) 測試結(jié)果表 5-3 為在基帶速率，即歸一化帶寬為 1 時，經(jīng)過設(shè)計的可變延時器后得到的自干擾抑制比。其中分?jǐn)?shù)時延估計值均為-0.28 符號。從測試結(jié)果表 5-3 可以得出以下結(jié)論：(1)從整體來看，在歸一化帶寬為 1 的條件下，隨著干噪比的增加，自干擾抑制比均在 29dB 左右；(2) 上板測試結(jié)果比理論干擾抑制比低 1dB 左右。分析原因可能有：硬件儀器引入的誤差、量化位數(shù)引入的誤差、分?jǐn)?shù)倍可變延時器補償?shù)姆謹(jǐn)?shù)值與估計值之間有誤差等。(3) 增加干噪比后，自干擾抑制的性能基本沒有任何提升。分析造成這個結(jié)果的原因可能是歸一化帶寬比較大


本文編號：2990128