發(fā)布時間：2020-05-06 08:11

【摘要】：本文設(shè)計了一種基于串行總線接口(Peripheral Component Interconnect Express,PCIE)與64階正交振幅調(diào)制(Quadrature Amplitude Modulation,QAM)技術(shù)的無線高速端對端通信系統(tǒng),實現(xiàn)基于該系統(tǒng)的兩臺計算機(Personal Comput er,PC)之間的通信。一臺PC通過PCIE接口向現(xiàn)場可編程邏輯門陣列(Filed Programmable Gate Array,FPGA)傳遞數(shù)據(jù),在FPGA內(nèi)完成64QAM的基帶信號處理,由AD9361完成無線發(fā)射;對端的AD9361接收無線信號,在FPGA完成基帶接收處理并將數(shù)據(jù)通過PCIE接口上傳到對端PC,主要工作如下。PCIE接口的設(shè)計包括Windows 7系統(tǒng)下的PCIE驅(qū)動實現(xiàn)以及基于Xilinx的PCIE IP核對協(xié)議事務(wù)層及直接內(nèi)存存取(Direct Memory Access,DMA)控制模塊的邏輯設(shè)計。PCIE邏輯功能通過Modelsim仿真驗證,驅(qū)動調(diào)試通過ChipScope工具抓取邏輯模塊中的特定信號實現(xiàn)。另外,數(shù)據(jù)傳輸采用DMA技術(shù),PCIE外設(shè)作為DMA主控器,PCIE邏輯模塊與基帶之間采用異步緩沖器進行數(shù)據(jù)交互。64QAM基帶處理主要為兩項關(guān)鍵技術(shù)的實現(xiàn):定時同步與載波同步。內(nèi)容如下:(1)采用兩種方案實現(xiàn)基于Gardner算法的定時同步。方案一:采用傳統(tǒng)結(jié)構(gòu),采樣率為4倍符號率;方案二:提高符號采樣率(10倍)而無插值濾波器的結(jié)構(gòu),同步過程直接選擇原采樣點作為重采樣點,其它構(gòu)成同方案一。針對兩種方案搭建Matlab與FPGA仿真模型,完成各種設(shè)定條件下的仿真工作。從仿真時的環(huán)路表現(xiàn),硬件實現(xiàn)時的資源消耗、計算復(fù)雜度、環(huán)路工作頻率以及應(yīng)對符號率提高而付出的代價等角度分析兩種方案,將方案一作為本設(shè)計的最終方案。(2)采用極性判決(Polarity Decision,PD)+判決導(dǎo)向(Decision Directed,DD)算法實現(xiàn)載波同步。實現(xiàn)時設(shè)計了DD、PD以及DD+PD算法的三種環(huán)路模型,完成設(shè)定條件下的環(huán)路仿真。根據(jù)仿真結(jié)果對比不同環(huán)路的性能,驗證采用DD+PD算法實現(xiàn)的環(huán)路的可行性與優(yōu)越性。同時,解決了環(huán)路因切換時間及切換時相關(guān)模塊是否復(fù)位而導(dǎo)致的環(huán)路性能惡化問題。利用AD9361實現(xiàn)射頻收發(fā),通過FPGA夾層卡(FPGA Mezzanine Card,FMC)連接FPGA,收發(fā)系統(tǒng)完成有線、無線信道的測試。有線信道下幀檢測準(zhǔn)確率約99.9%;無線信道測試時測試距離較近時準(zhǔn)確率約98%,隨距離增加準(zhǔn)確率快速下降。測試結(jié)果表明,當(dāng)前系統(tǒng)具備了基本通信能力,為后續(xù)開發(fā)打下了基礎(chǔ)。
【圖文】：

(a) (b)0 100 200 300 400 500 600 700 800-0.4-0.200.20.40.0t360 370 380 390 400 4100102030f0 f0 2 f0f02 f0.5032 f1.0012 f012 f 032 f 圖 2-9 升余弦滾降函數(shù)特性曲線 (a)時域圖；(b)頻域圖 在實際設(shè)計時，為了簡化設(shè)計，通常不直接采用 RC 濾波器而采用 RRC 濾波器，使得脈沖成型與匹配濾波器的時域卷積的頻域響應(yīng)等同于 RC 濾波器響應(yīng) 此時頻域表達(dá)式滿足如下關(guān)系：| ( ) | | ( ) | ( )T R RcG f G f H fξ2-12ο濾波器設(shè)計采用 Matlab 函數(shù) rcosdesign，對系數(shù)實現(xiàn)能量歸一化處理 硬件實現(xiàn)時，采用 FPGA 的有限脈沖響應(yīng)ξFinite Impulse Response, FIRο濾波器的 IP 核，導(dǎo)入由 Matlab 得到的定點量化后的系數(shù)，實現(xiàn)對應(yīng)濾波功能 同時由需要決定兩濾波器的上或下采樣倍數(shù)，濾波器時域輸出圖 2-10

并由該接口傳輸?shù)?FPGA，與 FPGA 內(nèi)的生成的 PRBS 數(shù)據(jù)進行誤碼檢測 校驗原則：ξ1ο當(dāng)誤碼率為 0，記錄當(dāng)前寄存器值；否則，放棄 ξ2ο改變寄存器中數(shù)據(jù)延遲，當(dāng)數(shù)據(jù)延遲達(dá)到最大值時，數(shù)據(jù)延遲清 0，時鐘延遲加 1；ξ3ο當(dāng)寄存器值檢測完成，從校驗通過的存儲值里面選擇合適的值寫入寄存器 整個測試流程如圖 2-21 完成發(fā)送接口校準(zhǔn)時，F(xiàn)PGA 產(chǎn)生 PRBS 序列傳輸?shù)?AD9361，在 AD9361 內(nèi)將此數(shù)據(jù)直接由發(fā)送接口導(dǎo)入接收數(shù)據(jù)接口，再由接收接口回傳到FPGA 完成誤碼校驗 同前面一樣，從校驗通過的存儲值里面選擇一個合適的值寫入寄存器 2.6 基帶鏈路擾碼及解擾碼仿真測試圖圖 2-22 中，圈 1 紅色框為擾碼幀頭檢測ξ添加幀頭，幀頭不加擾ο，此時數(shù)據(jù)計數(shù)器及 PRBS 發(fā)生器都復(fù)位 圈 2 紅框表示解擾碼檢測幀頭過程，此時 PRBS發(fā)生器與計數(shù)器復(fù)位 當(dāng)檢測到確定幀頭時，針對有效數(shù)據(jù)的解擾碼運行，等到計數(shù)達(dá)到一幀數(shù)據(jù)中擾碼個數(shù)時停止，，再開始幀頭檢測，如此重復(fù)該過程
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN92

【參考文獻(xiàn)】

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本文編號：2650955