【摘要】：相干光通信因其靈敏度高、通信容量大、保密性好、調(diào)制方式豐富,同時(shí)可以解決傳統(tǒng)強(qiáng)度調(diào)制直接檢測(cè)(Intensity modulatio n/direct detection,IM/D D)帶來的接收靈敏度低和功率受限等問題,是未來激光通信方式中極具潛力的一種。本文介紹了相干光通信系統(tǒng)的原理,著重分析了通信系統(tǒng)的解調(diào)方案。根據(jù)外差探測(cè)原理,系統(tǒng)采用了帶有頻率估計(jì)的Costas鎖相環(huán)的解調(diào)方案,并通過理論分析及實(shí)驗(yàn)仿真對(duì)解調(diào)方案進(jìn)行了驗(yàn)證,在此基礎(chǔ)上搭建了相干光通信系統(tǒng)解調(diào)平臺(tái)。具體工作如下:1.設(shè)計(jì)了一種基于外差探測(cè)的相干光通信解調(diào)系統(tǒng)。介紹了解調(diào)系統(tǒng)中各個(gè)模塊的主要結(jié)構(gòu)和功能,并對(duì)頻率估計(jì)模塊和載波恢復(fù)模塊進(jìn)行了硬件仿真。仿真結(jié)果表明,頻率估計(jì)模塊可以對(duì)中頻采樣信號(hào)進(jìn)行正確的頻率估計(jì),載波恢復(fù)模塊可以對(duì)中頻采樣信號(hào)進(jìn)行正確的相位恢復(fù),從而正確的解調(diào)出碼元信號(hào)。2.解調(diào)系統(tǒng)采用現(xiàn)場(chǎng)可編程邏輯門陣列(Field Pro grammable Gate Array,FPGA)設(shè)計(jì)了數(shù)字式DPSK(Differential Quadrature Reference Phase Shift Keying,DPSK)解調(diào)器。采用帶有頻率跟蹤的Costas鎖相環(huán),實(shí)現(xiàn)了對(duì)相干光通信系統(tǒng)中DPSK信號(hào)實(shí)時(shí)解調(diào)的仿真驗(yàn)證。3.本文將信號(hào)發(fā)生器產(chǎn)生的中頻信號(hào)作為解調(diào)系統(tǒng)的輸入信號(hào),驗(yàn)證了該系統(tǒng)可以正確的對(duì)中頻信號(hào)進(jìn)行相位恢復(fù),并在室外進(jìn)行了400米和1.3公里的視頻傳輸實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果表明:按照本文所設(shè)計(jì)的相干光通信解調(diào)系統(tǒng)可以實(shí)現(xiàn)視頻的實(shí)時(shí)傳輸,通信效果良好,且誤碼率小于10-6。
【圖文】：

信號(hào)處理模塊采用TSW1400EVM信號(hào)處理板，如圖3-2所示。其核心芯片為ALTREA公司Stratix IV系列EP4SGX70HFC3芯片，該芯片具有680K邏輯單元（Logic Element，LE）、22.4Mbits嵌入式存儲(chǔ)器以及1360個(gè)18× 18乘法器；具有兩個(gè)速度等級(jí)，同時(shí)具備先進(jìn)的邏輯和布線體系結(jié)構(gòu)；具有48個(gè)高速收發(fā)器和1067Mbps存儲(chǔ)器接口；采用40nm工藝技術(shù)，實(shí)現(xiàn)低功耗；支持即插即用并保證信號(hào)完整性。圖3-2 TSW1400EVM信號(hào)處理板Fig.3-2 TSW1400EVM Signal Processing Board

時(shí)鐘模塊,如圖3-6所示。該模塊采用時(shí)鐘調(diào)節(jié)器件LMK04806，，具有優(yōu)異的時(shí)鐘抖動(dòng)消除、時(shí)鐘發(fā)生和時(shí)鐘分配功能，并且與低噪聲VCOX參考源結(jié)合使用時(shí)，采用雙環(huán)路PLL結(jié)構(gòu)可以實(shí)現(xiàn)輸出時(shí)鐘信號(hào)非常低的抖動(dòng)。雙環(huán)路結(jié)構(gòu)有由兩個(gè)高性能鎖相環(huán)組成，第一個(gè)PLL（PLL1）具有低噪聲抖動(dòng)消除功能，第二個(gè)PLL（PLL2）執(zhí)行時(shí)鐘的生成。PLL1可配置為與外部VCXO模塊配合使用，產(chǎn)生更低抖動(dòng)的參考時(shí)鐘，當(dāng)環(huán)路帶寬很窄時(shí)，PLL1通過VCXO或可調(diào)晶體清理輸入時(shí)鐘，同時(shí)PLL1的輸出被用作PLL2的輸入時(shí)鐘，并通過PLL1鎖定VCXO的輸出。PLL1的輸出用作集成VCO的PLL2的參考時(shí)鐘。PLL2的環(huán)路帶寬可以被優(yōu)化以清除遠(yuǎn)端相位噪聲（高于50kHz的偏移）
【學(xué)位授予單位】：西安理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TN929.1

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本文編號(hào)：2613303