【摘要】：隨著移動通信應(yīng)用場景愈加豐富,人們對通信質(zhì)量與速率的要求越來越高。多輸入多輸出-正交頻分復(fù)用(Multiple Input Multiple Output-Orthogonal Frequency Division Multiplexing,MIMO-OFDM)技術(shù),利用多天線的分集與復(fù)用可以顯著提高信道容量,有著頻譜利用率高、傳輸速率快、調(diào)制方式靈活等諸多優(yōu)點(diǎn),在即將到來的第五代移動通信技術(shù)(Fifth Generation,5G)中將作為最主要的傳輸技術(shù)服務(wù)于用戶。對于搭載MIMO-OFDM技術(shù)的通信系統(tǒng),接收數(shù)據(jù)的同步與恢復(fù)是決定系統(tǒng)性能的關(guān)鍵。本文針對提高系統(tǒng)接收機(jī)在復(fù)雜信道下的性能,重點(diǎn)研究了定時同步算法以及頻偏恢復(fù)控制方案,主要包括以下幾個部分:首先,對課題研究背景進(jìn)行介紹,并總結(jié)了國內(nèi)外定時同步算法的研究與發(fā)展。研究了MIMO-OFDM系統(tǒng)接收機(jī)同步的類型,分為符號定時同步、采樣鐘同步以及頻率同步三大類,其中符號定時同步與采樣鐘同步構(gòu)成定時同步。分別分析了三類同步誤差對系統(tǒng)性能產(chǎn)生的影響,并介紹了接收機(jī)同步的系統(tǒng)模型。根據(jù)估計(jì)誤差的邏輯關(guān)系給出了接收機(jī)定時同步的系統(tǒng)模型與總體實(shí)現(xiàn)方案,并擬定了系統(tǒng)同步從MATLAB到FPGA的驗(yàn)證方案。其次,對定時同步方案的實(shí)現(xiàn)算法進(jìn)行了深入研究。針對符號定時同步算法。介紹了聯(lián)合最大似然估計(jì)(Joint Maximum Likelihood,ML)、ML改進(jìn)算法以及多點(diǎn)集相關(guān)(Multiple Point Set Correlation,MPSC)等幾種經(jīng)典算法。使用MATLAB對惡劣信道下的同步估計(jì)進(jìn)行建模,通過仿真比較了各個算法的優(yōu)缺點(diǎn),最后針對MPSC算法的實(shí)現(xiàn)方式做出了一些改進(jìn)。針對采樣鐘定時同步算法,給出了兩類通用的采樣鐘定時同步實(shí)現(xiàn)模型。詳細(xì)介紹了非同步采樣鐘恢復(fù)方案,該方案的主體是一個Farrow結(jié)構(gòu)的內(nèi)插濾波器,通過對高倍采樣數(shù)據(jù)進(jìn)行內(nèi)插來恢復(fù)原始數(shù)據(jù)。對其進(jìn)行MATLAB仿真后,驗(yàn)證了采樣鐘定時的性能。最后,給出了一個通用型MIMO-OFDM收發(fā)系統(tǒng)的實(shí)現(xiàn)結(jié)構(gòu)。根據(jù)前述的理論與算法,設(shè)計(jì)了系統(tǒng)接收機(jī)的整體定時同步方案,包括粗符號定時同步、采樣鐘定時同步以及頻偏控制與恢復(fù)三大部分。基于FPGA分別設(shè)計(jì)了三個部分的硬件實(shí)現(xiàn)總體結(jié)構(gòu)及其各個子模塊的實(shí)現(xiàn)結(jié)構(gòu)。同時,聯(lián)合射頻捷變收發(fā)芯片AD9361設(shè)計(jì)了數(shù)據(jù)的射頻接口模塊,完善了收發(fā)系統(tǒng)并給出整體同步方案在FPGA中的資源占用率。最終將整體MIMO-OFDM系統(tǒng)硬件程序下載到FPGA中,結(jié)合MATLAB對同步處理后的數(shù)據(jù)進(jìn)行了分析,驗(yàn)證了接收端同步的性能算法以及硬件實(shí)現(xiàn)結(jié)構(gòu)的可靠性。
【圖文】：

圖4.18和圖4.19中信號對應(yīng)關(guān)系的時序應(yīng)滿足：最小時鐘寬度應(yīng)大于16.276ns 、P 0 _D 和 P1 _D 信號與其對應(yīng)的 FRAME 指示信號應(yīng)對齊、 比 DATA _CLK 最大延遲1.5ns、時鐘采樣建立時間 1setupt ns、保持時間大于 0ns 。4.3.3 射頻部分硬件實(shí)現(xiàn)根據(jù)前兩個小節(jié)的基礎(chǔ)描述，可以設(shè)計(jì)出 FPGA 控制 AD9361 的硬件實(shí)現(xiàn)模塊。模塊主要包括四個部分：鎖相環(huán)、寄存器配置、數(shù)據(jù)發(fā)射以及數(shù)據(jù)接收。射頻模塊的整體電路設(shè)計(jì)如圖 4.20 所示。

frame_p 輸入 1 AD9361 接口 RX_p0_d 輸入 12 AD9361 接口 PNABLE 輸入 1 ENSM 狀態(tài)機(jī)控制_out_re1 輸出 12 輸出第一路數(shù)據(jù)_out_im1 輸出 12 輸出第一路數(shù)據(jù)_out_re2 輸出 12 輸出第二路數(shù)據(jù)_out_im3 輸出 12 輸出第二路數(shù)據(jù)綜合測試將根據(jù) MATLAB 仿真以及實(shí)際信道傳輸情況來分析 4.2 節(jié)所述系性。方案使用 Altera 公司的 QuartusII 軟件編寫 Verilog 代碼，F(xiàn)PG 系列的 EP2S130F1020I4 芯片，選用外部晶振頻率為18.285714 MHz體電路系統(tǒng)如圖 4.23 所示。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN929.5;TN850

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本文編號：2595160