【摘要】：在遙測遙控應(yīng)用中,數(shù)字通信系統(tǒng)是其不可或缺的重要組成部分,隨著對深空探測需求的不斷增加,遙測遙控的通信距離越來越遠(yuǎn),與地面之間傳輸?shù)臄?shù)據(jù)量也不斷增加,因而對數(shù)字通信系統(tǒng)的要求也越來越高。由于遙測遙控系統(tǒng)通信距離遠(yuǎn),信號衰減嚴(yán)重,導(dǎo)致通信質(zhì)量變差,為保證數(shù)據(jù)有效可靠的傳輸需要采用高性能的糾錯碼作為信道編碼。低密度校驗碼(Low-Density Parity-Check Codes,LDPC)由于其接近香農(nóng)極限的性能,近年來被應(yīng)用于各種數(shù)字通信系統(tǒng)標(biāo)準(zhǔn)中。在LDPC實際應(yīng)用中,譯碼器是整個編碼譯碼系統(tǒng)的核心部分,而譯碼器在譯碼過程中需要進行大量的計算,為提高譯碼的速率,保證譯碼的實時性需合理地設(shè)計譯碼算法的硬件實現(xiàn)方案。針對以上需求,本課題研究CCSDS標(biāo)準(zhǔn)中碼長為1408信息位,長度為1024的LDPC碼譯碼器的FPGA實現(xiàn)方法。為實現(xiàn)CCSDS標(biāo)準(zhǔn)下(1408,1024)LDPC碼譯碼器,本文首先研究了CCSDS標(biāo)準(zhǔn)LDPC碼的基本原理及具體形式;然后對比研究了三種經(jīng)典置信度傳播譯碼算法,將分層譯碼思想與最小和譯碼算法結(jié)合,提出了適用于硬件實現(xiàn)的分層最小和譯碼算法,并利用MATLAB對其進行算法仿真,分析了算法的糾錯性能;為確定譯碼算法硬件實現(xiàn)時的具體譯碼參數(shù),本文利用MATLAB對最大迭代次數(shù)、量化位數(shù)進行了多組仿真實驗,分析了上述兩種參數(shù)對譯碼性能的影響并確定最終譯碼器實現(xiàn)時的譯碼參數(shù);針對譯碼器FPGA實現(xiàn)時的不同形式,本文對串行架構(gòu)、全并行架構(gòu)和部分并行架構(gòu)三種方案進行對比研究,將分層最小和譯碼算法與部分并行架構(gòu)結(jié)合,提出了分層部分并行譯碼器總體架構(gòu);以此為基礎(chǔ),依次設(shè)計了譯碼器各個子單元,完成了(1408,1024)LDPC碼譯碼器的FPGA實現(xiàn)。最后,本文利用NI PXIe設(shè)備及LabVIEW FPGA開發(fā)環(huán)境搭建了譯碼器測試系統(tǒng),對譯碼器各項性能進行測試和分析。實際測量結(jié)果表明,本文所設(shè)計的LDPC譯碼器最高時鐘工作頻率為108MHz,在信噪比為3dB時,誤碼率為10~(-6)量級,吞吐率達(dá)170Mbps。
【圖文】：

所以需要設(shè)置 32 個節(jié)點信息處理單元提，它需要存儲的是 1408校驗矩陣上就是矩陣的 14單元同時從 32 個變量信息將校驗矩陣按照圖 4-4 分變量信息存儲單元標(biāo)號相單元存儲每個列塊的第 1儲第二列。每個變量信息度需要設(shè)置為 2 的整數(shù)次信息存儲單元。如圖 4-9圖，圖中 din 為 32 路變信道信息，init_en 負(fù)責(zé)選擇讀地址和寫地址，wen 為

以此類推，第二個校驗信息存儲單元存儲第二行，每個校驗信息存儲單元共存儲 156 個校驗信息。由于校驗信息存儲單元沒有初始化操作，，因此設(shè)定 1 個位寬為8 32位深度為256的RAM作為校驗信息存儲單元。如圖4-10所示為在Vivado平臺下得到的校驗信息存儲單元的 RTL 級原理圖，din 為 32 路校驗信息輸入，dout為 32 路校驗信息輸出，wen 選通信號，addr 為地址信號。圖 4-10 校驗信息存儲單元 RTL 級原理圖4.2.3 地址生成單元及桶形移位寄存器單元地址生成單元負(fù)責(zé)產(chǎn)生讀寫變量信息存儲單元和校驗信息存儲單元的地址信號。在分層迭代譯碼過程中，每層的信息更新需要從變量信息存儲單元和校驗信息存儲單元取出本層中非零子矩陣塊所對應(yīng)的 32 個變量節(jié)點信息和校驗信息，這些非零子矩陣有的是單位矩陣，有的是單位矩陣的循環(huán)矩陣如圖 4-11 所示。因此讀寫變量信息時一方面是要找到非零矩陣對應(yīng)的變量信息存儲單元地址
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN914.3;TN911.22;V443.1

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