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QAM解調(diào)數(shù)據(jù)并行處理載波恢復(fù)技術(shù)研究

發(fā)布時(shí)間:2019-07-19 09:47
【摘要】:民用及軍事領(lǐng)域?qū)Ω咚賹拵ㄐ诺男枨笤絹?lái)越大,目前傳統(tǒng)單鏈路數(shù)字通信系統(tǒng)的速率受限于FPGA的最高速率,并行處理技術(shù)作為數(shù)字信號(hào)處理走向高速的必要途徑,在實(shí)現(xiàn)高速通信解調(diào)過(guò)程中顯得愈發(fā)重要,其中載波恢復(fù)是實(shí)現(xiàn)高速通信解調(diào)的核心問(wèn)題之一。本論文主要從并行處理技術(shù)出發(fā),采用時(shí)域并行架構(gòu),重點(diǎn)對(duì)QAM解調(diào)并行架構(gòu)載波恢復(fù)模塊進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)。首先,以無(wú)線通信的點(diǎn)對(duì)點(diǎn)傳輸應(yīng)用為背景,開(kāi)展了對(duì)16QAM解調(diào)載波恢復(fù)技術(shù)的相關(guān)研究。采用具有捕獲精度高、節(jié)約頻譜資源、盲接收等特點(diǎn)的反饋型結(jié)構(gòu)。結(jié)合極性判決算法具有捕獲速度快和面向判決估計(jì)(DD)算法收斂精度高的優(yōu)點(diǎn),采用時(shí)間自動(dòng)轉(zhuǎn)換法,實(shí)現(xiàn)極性判決算法完成捕獲,DD算法實(shí)現(xiàn)跟蹤的組合鑒相方式。其次,采用單路高速ADC和時(shí)域并行處理結(jié)構(gòu),開(kāi)展了時(shí)域并行載波恢復(fù)關(guān)鍵模塊的算法分析,完成方案設(shè)計(jì)。重點(diǎn)分析了并行NCO模塊、匹配濾波器模塊的結(jié)構(gòu)及相關(guān)算法。采用4路并行結(jié)構(gòu)完成100Mbps碼率16QAM信號(hào)的載波恢復(fù)設(shè)計(jì),針對(duì)通信系統(tǒng)中成型濾波和匹配濾波的設(shè)計(jì),采用根升余弦滾降濾波器,分析了其抗符號(hào)間干擾效果。然后,結(jié)合simulinksystem generator仿真工具,完成并行載波恢復(fù)的定點(diǎn)數(shù)仿真。設(shè)計(jì)了碼率為100Mbps的16QAM調(diào)制信號(hào),進(jìn)行了并行載波恢復(fù)的仿真設(shè)計(jì),并確定了各模塊的相關(guān)參數(shù),實(shí)現(xiàn)了并行載波恢復(fù)的仿真驗(yàn)證。最后,完成了并行載波恢復(fù)的硬件實(shí)現(xiàn)和調(diào)測(cè)驗(yàn)證、分析。采用Xilinx公司的Artix-7系列FPGA,完成硬件邏輯的Verilog代碼編寫(xiě)。結(jié)合Modelsim完成邏輯電路的硬件仿真,并完成了信號(hào)的定時(shí)同步,為DD算法提供同步時(shí)鐘。根據(jù)板級(jí)時(shí)序要求,對(duì)FPGA進(jìn)行了時(shí)序分析和設(shè)計(jì)。搭建實(shí)驗(yàn)平臺(tái),調(diào)測(cè)并行載波恢復(fù)設(shè)計(jì)的實(shí)驗(yàn)結(jié)果,測(cè)試結(jié)果得到的整體頻偏捕獲范圍為-2.59MHz~2.62MHz,相偏捕獲范圍為-pi/6~pi/6,捕獲帶寬5.21Pf(28)MHz,同步帶寬6.39Hf(28)MHz,完全滿足設(shè)計(jì)要求。本設(shè)計(jì)的測(cè)試驗(yàn)證結(jié)果可以看出,完成了并行載波的鎖相,反饋信號(hào)趨于收斂,輸出波形合理,輸出4電平眼圖理想,星座圖正確,能夠適應(yīng)系統(tǒng)誤碼率1 6EP?E-的需求,成功實(shí)現(xiàn)了100Mbps碼率下4路時(shí)域并行載波恢復(fù)的設(shè)計(jì)。
【學(xué)位授予單位】:電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2017
【分類(lèi)號(hào)】:TN92

【參考文獻(xiàn)】

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本文編號(hào):2516234

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