【摘要】：民用及軍事領域?qū)Ω咚賹拵ㄐ诺男枨笤絹碓酱?目前傳統(tǒng)單鏈路數(shù)字通信系統(tǒng)的速率受限于FPGA的最高速率,并行處理技術作為數(shù)字信號處理走向高速的必要途徑,在實現(xiàn)高速通信解調(diào)過程中顯得愈發(fā)重要,其中載波恢復是實現(xiàn)高速通信解調(diào)的核心問題之一。本論文主要從并行處理技術出發(fā),采用時域并行架構,重點對QAM解調(diào)并行架構載波恢復模塊進行設計與實現(xiàn)。首先,以無線通信的點對點傳輸應用為背景,開展了對16QAM解調(diào)載波恢復技術的相關研究。采用具有捕獲精度高、節(jié)約頻譜資源、盲接收等特點的反饋型結構。結合極性判決算法具有捕獲速度快和面向判決估計(DD)算法收斂精度高的優(yōu)點,采用時間自動轉換法,實現(xiàn)極性判決算法完成捕獲,DD算法實現(xiàn)跟蹤的組合鑒相方式。其次,采用單路高速ADC和時域并行處理結構,開展了時域并行載波恢復關鍵模塊的算法分析,完成方案設計。重點分析了并行NCO模塊、匹配濾波器模塊的結構及相關算法。采用4路并行結構完成100Mbps碼率16QAM信號的載波恢復設計,針對通信系統(tǒng)中成型濾波和匹配濾波的設計,采用根升余弦滾降濾波器,分析了其抗符號間干擾效果。然后,結合simulinksystem generator仿真工具,完成并行載波恢復的定點數(shù)仿真。設計了碼率為100Mbps的16QAM調(diào)制信號,進行了并行載波恢復的仿真設計,并確定了各模塊的相關參數(shù),實現(xiàn)了并行載波恢復的仿真驗證。最后,完成了并行載波恢復的硬件實現(xiàn)和調(diào)測驗證、分析。采用Xilinx公司的Artix-7系列FPGA,完成硬件邏輯的Verilog代碼編寫。結合Modelsim完成邏輯電路的硬件仿真,并完成了信號的定時同步,為DD算法提供同步時鐘。根據(jù)板級時序要求,對FPGA進行了時序分析和設計。搭建實驗平臺,調(diào)測并行載波恢復設計的實驗結果,測試結果得到的整體頻偏捕獲范圍為-2.59MHz~2.62MHz,相偏捕獲范圍為-pi/6~pi/6,捕獲帶寬5.21Pf(28)MHz,同步帶寬6.39Hf(28)MHz,完全滿足設計要求。本設計的測試驗證結果可以看出,完成了并行載波的鎖相,反饋信號趨于收斂,輸出波形合理,輸出4電平眼圖理想,星座圖正確,能夠適應系統(tǒng)誤碼率1 6EP?E-的需求,成功實現(xiàn)了100Mbps碼率下4路時域并行載波恢復的設計。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN92

【參考文獻】

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本文編號：2516234