【摘要】：針對(duì)傳統(tǒng)數(shù)字鎖相環(huán)存在的反饋滯后造成系統(tǒng)動(dòng)、靜態(tài)性能退化的問(wèn)題,提出一種消除反饋滯后一拍的方法,以無(wú)反饋滯后理想數(shù)字鎖相環(huán)為參考模型,利用數(shù)字鎖相環(huán)當(dāng)前輸出與上一時(shí)刻輸出,計(jì)算得到與理想數(shù)字鎖相環(huán)一致的結(jié)果,從而消除反饋滯后一拍。所提出的鎖相環(huán)僅以兩個(gè)乘法器的額外開(kāi)銷(xiāo)即可大幅增強(qiáng)鎖相環(huán)的穩(wěn)定性,并且使在s域內(nèi)設(shè)計(jì)的性能指標(biāo)能夠在z域內(nèi)嚴(yán)格實(shí)現(xiàn),克服了傳統(tǒng)數(shù)字鎖相環(huán)性能退化的問(wèn)題。仿真和實(shí)驗(yàn)結(jié)果表明,所提改進(jìn)的數(shù)字鎖相環(huán)階躍響應(yīng)和頻率特性均與理想數(shù)字鎖相環(huán)一致,顯著提高了鎖相環(huán)性能,所提新算法增加的計(jì)算量較少,具有較大的實(shí)際應(yīng)用價(jià)值。
[Abstract]:In order to solve the problem of dynamic and static performance degradation caused by feedback delay in traditional digital phase locked loop, a method to eliminate feedback lag and one beat is proposed, and the ideal digital phase locked loop without feedback lag is used as reference model. By using the current output and the last time output of the digital phase-locked loop, the results are consistent with those of the ideal digital phase-locked loop, thus eliminating the feedback lag by one beat. The proposed PLL can greatly enhance the stability of PLL with the additional overhead of only two multipliers, and the performance index designed in s domain can be implemented strictly in z domain, which overcomes the problem of performance degradation of traditional digital PLL. Simulation and experimental results show that the step response and frequency characteristics of the proposed digital phase-locked loop are consistent with those of the ideal digital phase-locked loop, and the performance of the proposed digital phase-locked loop is significantly improved, and the computational complexity of the proposed new algorithm is less than that of the improved digital phase-locked loop. It has great practical application value.
【作者單位】： 北京交通大學(xué)電氣工程學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(51407005) 高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金(20130009120032) 中央高�；究蒲袠I(yè)務(wù)費(fèi)(2016JBM056)資助項(xiàng)目
【分類(lèi)號(hào)】：TN911.8

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本文編號(hào)：2468107