【摘要】：數(shù)據(jù)鏈是鏈接信息化戰(zhàn)場上多種作戰(zhàn)平臺,是用來傳輸和處理戰(zhàn)術(shù)信息的數(shù)據(jù)通信鏈路系統(tǒng)。數(shù)據(jù)鏈在現(xiàn)代通信系統(tǒng)中扮演的角色越來越重要,并且得到了快速發(fā)展。目前數(shù)據(jù)鏈研究內(nèi)容包括高速率信息傳輸、低時延、大容量、抗干擾和高保密性等特性。論文以現(xiàn)有戰(zhàn)術(shù)數(shù)據(jù)鏈技術(shù)作為參考,對低速率毫米波通信數(shù)字鏈路的物理層技術(shù)展開研究。在分析了低速率毫米波通信數(shù)據(jù)鏈路的整體設(shè)計目標的基礎(chǔ)上,設(shè)計了帶寬為1MHz、最長通信距離為220km、誤比特率低于10-6和通信速率支持500bps的通信鏈路物理層傳輸方案。物理層設(shè)計重點主要包括以下兩個方面。第一,針對上下變頻模塊中受限于FPGA Field-Programmable Gate Ar(ray,現(xiàn)場可編程門陣列)時鐘頻率的問題,提出了一種多相數(shù)字濾波的實現(xiàn)方法。在FPGA時鐘頻率為250MHz的條件下,通過多相的方式實現(xiàn)數(shù)字信號從300Msps采樣速率內(nèi)插到2.4Gsps采樣速率(抽取時則正好反過來)。第二,在載波同步模塊設(shè)計時,通過對基于快速傅里葉變換的頻偏估計和鎖相環(huán)載波同步這兩種方案分別進行仿真。結(jié)果表明,本方案在AWGN信道下、信噪比為-16dB、多普勒頻移為90kHz情況下,鎖相環(huán)載波同步方案的誤比特率達到需求指標,而基于快速傅里葉變換的頻偏估計方案則達不到誤比特率指標。在完成低速率毫米波通信數(shù)據(jù)鏈路的方案實現(xiàn)后,進行了場地測試,包括誤比特率測試、鎖相環(huán)載波同步誤差測試,利用測試結(jié)果來驗證設(shè)計方案的可行性。
[Abstract]:Data link is a data communication link system which is used to transmit and process tactical information on a variety of combat platforms on the information-based battlefield. Data link plays a more and more important role in modern communication system, and has been developed rapidly. At present, the research contents of data link include high-speed information transmission, low delay, large capacity, anti-interference and high confidentiality and so on. Based on the existing tactical data link technology, the physical layer technology of low-rate millimeter-wave communication digital link is studied in this paper. Based on the analysis of the overall design objectives of the low-rate millimeter-wave communication data link, a communication link physical layer transmission scheme with bandwidth of 1MHz, longest communication distance of 220km, bit error rate of less than 10km and communication rate supporting 500bps is designed. The emphasis of physical layer design mainly includes the following two aspects. Firstly, aiming at the problem that the clock frequency is limited by FPGA Field-Programmable Gate Ar (ray, field programmable gate array (FPGA) in the up-and-down converter module, a multi-phase digital filtering method is proposed. When the FPGA clock frequency is 250MHz, the digital signal is interpolated from the 300Msps sampling rate to the 2.4Gsps sampling rate in a multiphase manner (the reverse is the reverse when decimated). Second, in the design of carrier synchronization module, the frequency offset estimation based on fast Fourier transform and phase locked loop carrier synchronization are simulated respectively. The results show that when the signal-to-noise ratio is-16dB and the Doppler frequency shift is 90kHz, the bit error rate of phase-locked loop carrier synchronization scheme can reach the requirement target in the AWGN channel, and the signal-to-noise ratio is-16dB and the Doppler frequency shift is 90kHz. However, the frequency offset estimation scheme based on Fast Fourier transform (FFT) can not meet the bit error rate (BER). After the implementation of the low-rate millimeter-wave communication data link, the site test is carried out, including bit error rate test, phase-locked loop carrier synchronization error test, and the test results are used to verify the feasibility of the design.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN919.2

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本文編號：2437599