【摘要】：數(shù)據(jù)鏈?zhǔn)擎溄有畔⒒瘧?zhàn)場(chǎng)上多種作戰(zhàn)平臺(tái),是用來(lái)傳輸和處理戰(zhàn)術(shù)信息的數(shù)據(jù)通信鏈路系統(tǒng)。數(shù)據(jù)鏈在現(xiàn)代通信系統(tǒng)中扮演的角色越來(lái)越重要,并且得到了快速發(fā)展。目前數(shù)據(jù)鏈研究?jī)?nèi)容包括高速率信息傳輸、低時(shí)延、大容量、抗干擾和高保密性等特性。論文以現(xiàn)有戰(zhàn)術(shù)數(shù)據(jù)鏈技術(shù)作為參考,對(duì)低速率毫米波通信數(shù)字鏈路的物理層技術(shù)展開(kāi)研究。在分析了低速率毫米波通信數(shù)據(jù)鏈路的整體設(shè)計(jì)目標(biāo)的基礎(chǔ)上,設(shè)計(jì)了帶寬為1MHz、最長(zhǎng)通信距離為220km、誤比特率低于10-6和通信速率支持500bps的通信鏈路物理層傳輸方案。物理層設(shè)計(jì)重點(diǎn)主要包括以下兩個(gè)方面。第一,針對(duì)上下變頻模塊中受限于FPGA Field-Programmable Gate Ar(ray,現(xiàn)場(chǎng)可編程門(mén)陣列)時(shí)鐘頻率的問(wèn)題,提出了一種多相數(shù)字濾波的實(shí)現(xiàn)方法。在FPGA時(shí)鐘頻率為250MHz的條件下,通過(guò)多相的方式實(shí)現(xiàn)數(shù)字信號(hào)從300Msps采樣速率內(nèi)插到2.4Gsps采樣速率(抽取時(shí)則正好反過(guò)來(lái))。第二,在載波同步模塊設(shè)計(jì)時(shí),通過(guò)對(duì)基于快速傅里葉變換的頻偏估計(jì)和鎖相環(huán)載波同步這兩種方案分別進(jìn)行仿真。結(jié)果表明,本方案在AWGN信道下、信噪比為-16dB、多普勒頻移為90kHz情況下,鎖相環(huán)載波同步方案的誤比特率達(dá)到需求指標(biāo),而基于快速傅里葉變換的頻偏估計(jì)方案則達(dá)不到誤比特率指標(biāo)。在完成低速率毫米波通信數(shù)據(jù)鏈路的方案實(shí)現(xiàn)后,進(jìn)行了場(chǎng)地測(cè)試,包括誤比特率測(cè)試、鎖相環(huán)載波同步誤差測(cè)試,利用測(cè)試結(jié)果來(lái)驗(yàn)證設(shè)計(jì)方案的可行性。
[Abstract]:Data link is a data communication link system which is used to transmit and process tactical information on a variety of combat platforms on the information-based battlefield. Data link plays a more and more important role in modern communication system, and has been developed rapidly. At present, the research contents of data link include high-speed information transmission, low delay, large capacity, anti-interference and high confidentiality and so on. Based on the existing tactical data link technology, the physical layer technology of low-rate millimeter-wave communication digital link is studied in this paper. Based on the analysis of the overall design objectives of the low-rate millimeter-wave communication data link, a communication link physical layer transmission scheme with bandwidth of 1MHz, longest communication distance of 220km, bit error rate of less than 10km and communication rate supporting 500bps is designed. The emphasis of physical layer design mainly includes the following two aspects. Firstly, aiming at the problem that the clock frequency is limited by FPGA Field-Programmable Gate Ar (ray, field programmable gate array (FPGA) in the up-and-down converter module, a multi-phase digital filtering method is proposed. When the FPGA clock frequency is 250MHz, the digital signal is interpolated from the 300Msps sampling rate to the 2.4Gsps sampling rate in a multiphase manner (the reverse is the reverse when decimated). Second, in the design of carrier synchronization module, the frequency offset estimation based on fast Fourier transform and phase locked loop carrier synchronization are simulated respectively. The results show that when the signal-to-noise ratio is-16dB and the Doppler frequency shift is 90kHz, the bit error rate of phase-locked loop carrier synchronization scheme can reach the requirement target in the AWGN channel, and the signal-to-noise ratio is-16dB and the Doppler frequency shift is 90kHz. However, the frequency offset estimation scheme based on Fast Fourier transform (FFT) can not meet the bit error rate (BER). After the implementation of the low-rate millimeter-wave communication data link, the site test is carried out, including bit error rate test, phase-locked loop carrier synchronization error test, and the test results are used to verify the feasibility of the design.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN919.2

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本文編號(hào)：2437599