本文選題：循環(huán)擴(kuò)展 + 準(zhǔn)循環(huán)編碼�。� 參考：《哈爾濱工業(yè)大學(xué)》2017年碩士論文

【摘要】：LDPC的碼型構(gòu)造直接影響其在不同通信系統(tǒng)中的性能,本文在EG_LDPC碼基礎(chǔ)上,利用循環(huán)擴(kuò)展的方式構(gòu)造了(8176,6135)QC_LDPC碼。此QC_LDPC碼的校驗(yàn)矩陣密度為5111,有很大的稀疏性。且在SPA譯碼方式下,譯碼性能在信噪比為2.8d B時誤碼率急劇下降,具有良好的瀑布性,當(dāng)信噪比為3.2d B時誤碼率已經(jīng)達(dá)到了10-10,仍然沒有誤碼平層的出現(xiàn)。(8176,6135)QC_LDPC碼低復(fù)雜度,高信噪比下沒有誤碼平層的優(yōu)勢,此特點(diǎn)符合光纖通信對信道編碼的要求,將在光纖通信中有良好的應(yīng)用前景,所以對QC_LDPC碼進(jìn)行了FPGA實(shí)現(xiàn),以得到更好的實(shí)際應(yīng)用效果。根據(jù)(8176,6135)的QC_LDPC由單位置換子矩陣構(gòu)成的特點(diǎn),選擇準(zhǔn)循環(huán)的編碼算法,構(gòu)造出了具有準(zhǔn)循環(huán)形式的生成矩陣。利用生成矩陣準(zhǔn)循環(huán)的特點(diǎn)在FPGA中設(shè)計(jì)使用寄存器的硬件編碼器。QC_LDPC碼的譯碼方面,選擇了誤碼性能最好的SPA算法作為性能仿真的算法。但是為了減少硬件的浮點(diǎn)運(yùn)算,在QC_LDPC碼的譯碼器實(shí)現(xiàn)方案中采用了SPA的簡化算法min_sum。在整個譯碼器設(shè)計(jì)方案中,主要采用了串并結(jié)合的譯碼方法,根據(jù)QC_LDPC的特點(diǎn),將各個循環(huán)子矩陣進(jìn)行并行運(yùn)算,子矩陣的內(nèi)部進(jìn)行串行運(yùn)算,盡可能的減少迭代譯碼時間。并提出了將節(jié)點(diǎn)判斷模塊與校驗(yàn)節(jié)點(diǎn)和變量節(jié)點(diǎn)模塊相結(jié)合的方式,進(jìn)一步減少迭代譯碼的時間。最后將編碼器與譯碼器在Xilinx的Virtex5芯片進(jìn)行實(shí)現(xiàn)。在50MHz的時鐘頻率下,編碼器可以實(shí)現(xiàn)連續(xù)的串行輸出,達(dá)到67Mbps的吞吐率,譯碼器可以實(shí)現(xiàn)多幀并行處理,每幀的吞吐率為39Mbps,在硬件資源允許的條件下,則可以達(dá)到更高的吞吐率。
[Abstract]:The construction of LDPC code directly affects its performance in different communication systems. Based on EG_LDPC code, this paper constructs a QC LDPC-code based on cyclic expansion. The check matrix density of this QC_LDPC code is 5111, which is very sparse. In the SPA decoding mode, the BER decreases sharply when the SNR is 2.8 dB, and has good waterfall. When SNR is 3.2 dB, the BER has reached 10-10, and there is still no BER level layer. There is no BER flat layer in high SNR, which meets the requirement of channel coding in optical fiber communication. It will have a good application prospect in optical fiber communication, so the QC_LDPC code is implemented by FPGA to get better practical application effect. According to the characteristic that the QC_LDPC of Y8176 / 6135) is composed of unit permutation submatrix, the quasi-cyclic coding algorithm is selected and the generating matrix with quasi-cyclic form is constructed. Based on the characteristic of quasi-cycle of generating matrix, the decoding of the hardware encoder. QCLDPC using register is designed in FPGA. The SPA algorithm with the best performance of error code is chosen as the algorithm of performance simulation. But in order to reduce the floating-point operation of the hardware, the SPA simplified algorithm minsumsum is used in the implementation of the decoder of QC_LDPC code. In the design of the decoder, the serial parallel decoding method is mainly used. According to the characteristics of QC_LDPC, each cyclic submatrix is run in parallel, and the submatrix is operated serially, so as to reduce the iterative decoding time as much as possible. The method of combining node judgment module with check node and variable node module is proposed to further reduce the time of iterative decoding. Finally, the encoder and decoder are implemented in Xilinx Virtex5 chip. At the clock frequency of 50MHz, the encoder can realize serial output continuously and achieve the throughput of 67Mbps. The decoder can realize multi-frame parallel processing. The throughput rate of each frame is 39Mbps. A higher throughput rate can be achieved.
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN911.22;TN791

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本文編號：1949605