本文選題：中頻數(shù)字接收機(jī) + 數(shù)字下變頻��； 參考：《南京理工大學(xué)》2017年碩士論文

【摘要】：現(xiàn)代大多數(shù)雷達(dá)接收機(jī)系統(tǒng)均應(yīng)用了數(shù)字化技術(shù),雷達(dá)數(shù)字接收機(jī)的發(fā)展得益于數(shù)字技術(shù)的完善。本文重點(diǎn)對(duì)雷達(dá)中頻接收機(jī)的數(shù)字處理作了一定的研究。當(dāng)前雷達(dá)設(shè)備日新月異,因此研發(fā)雷達(dá)中頻數(shù)字接收機(jī)系統(tǒng)對(duì)我國雷達(dá)設(shè)備的更新?lián)Q代而言有十分重要的戰(zhàn)略意義。本文結(jié)合新一代外貿(mào)155測(cè)速雷達(dá)系統(tǒng)的實(shí)際需求,設(shè)計(jì)了一套基于FPGA的雷達(dá)中頻數(shù)字接收機(jī)。中頻數(shù)字接收的理論基礎(chǔ)涉及到信號(hào)的帶通采樣,數(shù)字下變頻,多采樣率數(shù)字信號(hào)抽取。濾波器算法的重要理論有最大誤差最小化準(zhǔn)則、交替定理和交錯(cuò)點(diǎn)組定理。接收機(jī)實(shí)現(xiàn)的硬件平臺(tái)有中頻放大器,A/D變換器件,FPGA芯片等。我遵循模塊化的設(shè)計(jì)思路,通過模擬預(yù)處理和模數(shù)轉(zhuǎn)換硬件電路、FPGA內(nèi)部數(shù)字信號(hào)處理和邏輯控制,實(shí)現(xiàn)了測(cè)速雷達(dá)中頻數(shù)字接取機(jī)的設(shè)計(jì)。在FPGA內(nèi)部數(shù)字信號(hào)處理中,基于數(shù)字正交下變頻和分布式算法理論,提出一種多相濾波結(jié)構(gòu)的數(shù)字下變頻方法,完成信號(hào)頻譜搬移;基于級(jí)聯(lián)抽取和切比雪夫逼近理論,提出積分梳妝濾波器和半帶濾波器級(jí)聯(lián)抽取的方法,降低了基帶信號(hào)速率。結(jié)合FPGA硬件平臺(tái)和VerilogHDL軟件編程,完成了對(duì)雷達(dá)系統(tǒng)前端中頻回波信號(hào)的實(shí)時(shí)接收。測(cè)試結(jié)果驗(yàn)證了本設(shè)計(jì)的正確性和可行性。
[Abstract]:Most modern radar receiver systems use digital technology, and the development of radar digital receiver benefits from the improvement of digital technology. This paper focuses on the digital processing of radar if receiver. At present, radar equipment is changing with each passing day, so the research and development of radar if digital receiver system is of great strategic significance to the upgrading of radar equipment in China. According to the actual demand of the new generation of foreign trade 155-speed radar system, a set of radar if digital receiver based on FPGA is designed in this paper. The theoretical basis of if digital reception involves band-pass sampling, digital downconversion and multi-sampling rate digital signal decimation. The most important theories of filter algorithm include maximum error minimization criterion, alternating theorem and staggered point group theorem. The hardware platform of the receiver includes if amplifier / A / D converter and FPGA chip. I follow the modular design idea, through analog preprocessing and analog to digital conversion hardware circuit FPGA internal digital signal processing and logic control, to achieve the speed measurement radar if digital receiver design. In FPGA internal digital signal processing, based on the theory of digital quadrature downconversion and distributed algorithm, a digital down-conversion method with multi-phase filter structure is proposed to complete the signal spectrum shift, based on cascaded decimation and Chebyshev approximation theory. An integrated dressing filter and a half band filter are proposed to reduce the baseband signal rate. Combined with FPGA hardware platform and VerilogHDL software, the real time receiving of if echo signal in front end of radar system is completed. The test results verify the correctness and feasibility of the design.
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN957.5

【參考文獻(xiàn)】

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本文編號(hào)：1876998