發(fā)布時(shí)間：2018-05-01 21:27

  本文選題：全數(shù)字鎖相環(huán) + 時(shí)間數(shù)字轉(zhuǎn)換器��； 參考：《湖南大學(xué)學(xué)報(bào)(自然科學(xué)版)》2017年08期

【摘要】：針對(duì)傳統(tǒng)全數(shù)字鎖相環(huán)鎖相周期長(zhǎng)、時(shí)間數(shù)字轉(zhuǎn)換電路量化誤差較大等問(wèn)題,提出了一種在高分辨率時(shí)間數(shù)字轉(zhuǎn)換器的基礎(chǔ)上能夠快速鎖相的全數(shù)字鎖相環(huán).本設(shè)計(jì)提出的相調(diào)模塊將量化的相位差還原成時(shí)間序列,并在狀態(tài)機(jī)的控制下加入到重構(gòu)信號(hào)中,從而能夠在檢測(cè)到相位差之后的最多兩個(gè)輸入?yún)⒖紩r(shí)鐘周期內(nèi)使相位一次性對(duì)齊,鎖相時(shí)間控制在0.72μs之內(nèi);設(shè)計(jì)的上升沿檢測(cè)電路能夠在重構(gòu)與參考信號(hào)同頻時(shí),準(zhǔn)確地檢測(cè)兩者上升沿是否同時(shí)到來(lái)并給出相應(yīng)的使能信號(hào),從而在鎖相時(shí)關(guān)閉時(shí)間數(shù)字轉(zhuǎn)換電路,大大降低了電路的功耗;優(yōu)化了多時(shí)鐘多相位的時(shí)間數(shù)字轉(zhuǎn)換器粗量化的計(jì)算方法,提高了粗量化速度,增大了計(jì)數(shù)器位寬,擴(kuò)大了測(cè)量范圍,并且量化誤差控制在0.25ns之內(nèi).最后完成了整體設(shè)計(jì)的RTL級(jí)建模及仿真,結(jié)果證明,該全數(shù)字鎖相環(huán)具有鎖相速度快、量化精度高、穩(wěn)定性好、功耗低、輸出頻率便于調(diào)整等特點(diǎn).
[Abstract]:In order to solve the problems such as long period of phase lock and large quantization error of time-digital conversion circuit, an all-digital phase-locked loop based on high-resolution time-digital converter is proposed. The phase modulation module proposed in this paper restores the quantized phase difference into a time series and adds it to the reconstructed signal under the control of the state machine. Thus, the phase can be aligned at one time and the phase locked time is controlled within 0.72 渭 s during the maximum two input reference clock cycles after the phase difference is detected, and the designed rising edge detection circuit can reconstruct the same frequency as the reference signal. Accurate detection of the rising edge of both comes at the same time and the corresponding enabling signal is given so that the power consumption of the circuit is greatly reduced by closing the time digital conversion circuit when the phase is locked; The calculation method of coarse quantization of time-digital converter with multi-clock and multi-phase is optimized, the speed of coarse quantization is improved, the bit width of counter is enlarged, the measurement range is enlarged, and the quantization error is controlled within 0.25ns. Finally, the RTL modeling and simulation of the whole design is completed. The results show that the all-digital PLL has the characteristics of fast phase-locked speed, high quantization accuracy, good stability, low power consumption and easy adjustment of output frequency.
【作者單位】： 中國(guó)地質(zhì)大學(xué)(武漢)機(jī)械與電子信息學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(41304078)~~
【分類(lèi)號(hào)】：TN911.8

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本文編號(hào)：1831104