本文選題：視頻編解碼　切入點：HEVC　出處：《山東大學(xué)》2016年碩士論文

【摘要】：隨著計算機(jī)運(yùn)算能力的提升,數(shù)字視頻技術(shù)的發(fā)展速度也越來越快,對具有高分辨率、高幀率、高壓縮率、高穩(wěn)定性和較強(qiáng)網(wǎng)絡(luò)適應(yīng)能力的視頻編解碼標(biāo)準(zhǔn)的需求也越來越迫切。而目前應(yīng)用廣泛的H.264標(biāo)準(zhǔn)由于自身算法的局限性,對高分辨率視頻的壓縮效率不高,使得其在高清視頻傳輸中的表現(xiàn)不能很好地滿足各種視頻應(yīng)用的需求。為解決這些問題,高效視頻編解碼標(biāo)準(zhǔn)(High Efficiency Video Coding,HEVC)應(yīng)運(yùn)而生。HEVC作為最新一代的數(shù)字視頻編碼標(biāo)準(zhǔn),對包含塊處理、幀內(nèi)幀間預(yù)測與熵編碼的混合視頻編解碼框架中各個模塊進(jìn)行了技術(shù)革新,提供了更加靈活的塊劃分方式、更多的幀內(nèi)預(yù)測模式、基于競爭的運(yùn)動矢量預(yù)測、Tile劃分和波前并行處理模式。這些新技術(shù)的應(yīng)用使得HEVC的編碼效率比H.264標(biāo)準(zhǔn)提高了近50%。但是靈活、高效的編碼算法使得視頻解碼及重建過程需要的計算量急劇增加。受當(dāng)前處理器性能的限制,單純軟件解碼的性能很難滿足超高清視頻播放的需求,這阻礙了HEVC視頻標(biāo)準(zhǔn)的推廣與應(yīng)用。HEVC解碼專用的硬件加速模塊能夠有效解決這個問題。針對HEVC解碼過程中最重要且最耗時的碼流解析及熵解碼部分,研究其硬件加速結(jié)構(gòu)及并行設(shè)計方法,在提高計算速度及并行計算能力等方面提供新的解決方法和硬件架構(gòu),對整個HEVC解碼性能的提高至關(guān)重要。本論文圍繞該問題分步驟展開研究：1)進(jìn)行HEVC標(biāo)準(zhǔn)與算法研究。細(xì)致剖析標(biāo)準(zhǔn)中各層次的定義與特性,與H.264視頻編解碼標(biāo)準(zhǔn)進(jìn)行對比,分析技術(shù)改進(jìn)對編解碼復(fù)雜度和效率的影響。2)設(shè)計解碼器硬件架構(gòu)�；趯�(biāo)準(zhǔn)與算法的分析結(jié)果,提出HEVC解碼IP組成架構(gòu),針對其中最為復(fù)雜和耗時的碼流解析與熵解碼模塊,提出用于碼流存儲的環(huán)形Buffer,提高并行解碼速率；通過建立碼流解析狀態(tài)樹對HEVC的碼流解析部分進(jìn)行結(jié)構(gòu)化控制；提出熵解碼算法的快速再歸一化結(jié)構(gòu),提高語法元素的解碼效率。3)對所設(shè)計的數(shù)據(jù)訪問模塊和碼流解析及熵解碼模塊進(jìn)行仿真驗證。搭建工作站仿真環(huán)境及FPGA驗證平臺,采用main tier的標(biāo)準(zhǔn)測試序列對所設(shè)計的硬件模塊進(jìn)行仿真驗證。實驗結(jié)果表明本論文所設(shè)計的HEVC碼流解析與熵解碼硬件加速模塊能夠?qū)崿F(xiàn)并達(dá)到HEVC標(biāo)準(zhǔn)Level 4 main tier所規(guī)定的功能和性能指標(biāo),能夠達(dá)到良好的碼流解析加速效果。總之,本論文針對當(dāng)前HEVC解碼時存在的計算量過大等問題,通過設(shè)計硬件加速模塊,在性能提升及并行計算設(shè)計方法等方面提供了新的解決方法和硬件設(shè)計思路。
[Abstract]:With the improvement of computer computing ability, the development of digital video technology is also faster and faster, with high resolution, high frame rate, high compression rate,The requirement of video coding and decoding standards with high stability and strong network adaptability is becoming more and more urgent.However, the H.264 standard, which is widely used at present, is not efficient in high resolution video compression due to the limitation of its own algorithm, so its performance in high-definition video transmission can not meet the needs of various video applications.In order to solve these problems, High Efficiency Video coding Standard (HEVC) emerges as the newest digital video coding standard.Each module in the frame of interframe prediction and entropy coding is innovated to provide more flexible block partition mode and more intra prediction mode.Motion vector prediction based on competition is proposed in Tile partition and wavefront parallel processing mode.The application of these new technologies has improved the coding efficiency of HEVC by nearly 50% compared with H. 264 standard.But the flexible and efficient coding algorithm makes the computation of video decoding and reconstruction process increase dramatically.Limited by the current processor performance, the performance of pure software decoding is very difficult to meet the demand of ultra high definition video playback, which hinders the popularization and application of HEVC video standard. The hardware acceleration module dedicated to HEVC decoding can effectively solve this problem.Aiming at the most important and time-consuming part of HEVC decoding, the paper studies its hardware acceleration structure and parallel design method, and provides a new solution and hardware architecture to improve the computing speed and parallel computing capability.It is very important to improve the decoding performance of the whole HEVC.This thesis focuses on the research of HEVC standard and algorithm.The definition and characteristics of each level in the standard are analyzed in detail, and compared with the H.264 video codec standard, the influence of technical improvement on the complexity and efficiency of the decoder is analyzed. 2) the hardware architecture of the decoder is designed.Based on the analysis results of the standard and algorithm, a HEVC decoding IP architecture is proposed. For the most complex and time-consuming decoding module, a ring buffer for stream storage is proposed to improve the parallel decoding rate.The code stream parse part of HEVC is controlled structurally by establishing the bitstream parse state tree, and the fast renormalization structure of entropy decoding algorithm is proposed.Improve the decoding efficiency of syntax elements. 3) the designed data access module and the code stream parsing and entropy decoding module are simulated and verified.The workstation simulation environment and FPGA verification platform are built, and the designed hardware modules are simulated and verified by the standard test sequence of main tier.The experimental results show that the hardware acceleration module of HEVC stream resolution and entropy decoding designed in this paper can achieve the function and performance specified by HEVC standard Level 4 main tier, and achieve a good result of code stream resolution acceleration.In a word, aiming at the problem of excessive computation in the current HEVC decoding, this paper provides a new solution and hardware design idea through the design of hardware acceleration module, performance improvement and parallel computing design method.
【學(xué)位授予單位】：山東大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN919.81

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本文編號：1710241