本文選題：電荷泵鎖相環(huán)　切入點：CMOS技術(shù)　出處：《合肥工業(yè)大學(xué)》2017年碩士論文

【摘要】：隨著集成電路設(shè)計和CMOS工藝的快速發(fā)展,集成電路已經(jīng)進(jìn)入系統(tǒng)級芯片(System on Chip,SoC)設(shè)計階段。鎖相環(huán)(Phase Locked Loop,PLL)作為片上系統(tǒng)中的時鐘源,廣泛應(yīng)用在各類SoC芯片當(dāng)中,是現(xiàn)代無線通信中的重要組成部分,其性能決定了整個系統(tǒng)性能的優(yōu)劣。本文重點研究高速CMOS電荷泵鎖相環(huán)的設(shè)計與實現(xiàn)問題,圍繞電荷泵鎖相環(huán)的理論基礎(chǔ)、數(shù)學(xué)模型、電路設(shè)計、前端后端仿真、生產(chǎn)測試進(jìn)行深入的研究�；赥SMC 0.18 μm 1P6M混合信號工藝,本文設(shè)計了一種具有快速鎖定時間、較寬頻率調(diào)節(jié)范圍、低相噪的電荷泵鎖相環(huán)。采用Top to Down的設(shè)計方法,完成對電路的系統(tǒng)設(shè)計到CMOS電路設(shè)計的流程。對電路中的死區(qū)、電流失配、穩(wěn)定性、無法正常起振等非理想問題進(jìn)行理論分析,并對電路進(jìn)行優(yōu)化,在電路設(shè)計時消除其影響。使用Cadence的Spectre對電路進(jìn)行仿真,電路整體具有在輸入?yún)⒖碱l率23 MHz至600 MHz之間產(chǎn)生1.9 GHz至2.6 GHz的時鐘信號功能。在中心頻率2.3 GHz偏移載波頻率10MHz的情況下,敏感單元環(huán)形壓控振蕩器的相位噪聲為-112.9 dBc/Hz。本文對電路版圖進(jìn)行優(yōu)化設(shè)計,分開布置數(shù)字模塊和模擬模塊,對模擬模塊中最敏感的壓控振蕩器進(jìn)行對稱性設(shè)計和降噪處理。完成版圖驗證,并提交給代工廠進(jìn)行流片,完成芯片測試電路設(shè)計,進(jìn)行流片芯片的測試分析。測試分析表明,鎖相環(huán)芯片可以正常工作,基本滿足設(shè)計要求。本論文完成了高速CMOS電荷泵鎖相環(huán)設(shè)計的全部過程,完成了整個芯片設(shè)計、測試流程。所設(shè)計的鎖相環(huán)芯片可應(yīng)用于微處理器中的時鐘同步電路、無線通信收發(fā)器中的頻率綜合器、光纖通信中的時鐘恢復(fù)電路以及多樣相位采樣電路等。
[Abstract]:With the rapid development of integrated circuit design and CMOS technology, integrated circuit has entered the stage of system-level chip system on ChipSoC. As a clock source in on-chip system, PLL is widely used in all kinds of SoC chips. As an important part of modern wireless communication, its performance determines the performance of the whole system. This paper focuses on the design and implementation of high speed CMOS charge pump phase-locked loop, which revolves around the theoretical basis and mathematical model of the charge pump phase-locked loop. Based on TSMC 0.18 渭 m 1P6M mixed signal technology, this paper designs a kind of fast locking time, wide frequency adjustment range, the design of the circuit design, the front-end simulation, the production test to carry on the thorough research, based on the TSMC 0.18 渭 m 1P6M mixed signal technology, Low phase noise charge pump phase-locked loop. Using Top to Down design method, complete the circuit system design to CMOS circuit design process. For the dead zone, current mismatch, stability, The non-ideal problems such as normal vibration are analyzed theoretically, and the circuit is optimized to eliminate its influence in circuit design. The Spectre of Cadence is used to simulate the circuit. The circuit as a whole has a clock signal function of 1.9 GHz to 2.6 GHz between the input reference frequencies of 23 MHz and 600 MHz.; in the case of the center frequency 2.3 GHz offset carrier frequency 10MHz, The phase noise of the sensitive unit ring voltage-controlled oscillator is -112.9 dBc / Hz. in this paper, the layout of the circuit is optimized and the digital module and the analog module are arranged separately. The symmetry design and noise reduction of the most sensitive VCO in the analog module are carried out. The layout verification is completed, and the layout verification is completed, and the chip test circuit is designed to complete the chip test circuit design. The PLL chip can work normally and basically meet the design requirements. In this paper, the design process of high speed CMOS charge pump PLL is completed, and the whole chip design is completed. The designed PLL chip can be used in clock synchronization circuit in microprocessor, frequency synthesizer in wireless communication transceiver, clock recovery circuit in optical fiber communication and various phase sampling circuit.
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN911.8

【參考文獻(xiàn)】

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本文編號：1665098