本文關(guān)鍵詞：視頻編碼系統(tǒng)的FPGA設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：數(shù)字視頻的應(yīng)用越來(lái)越廣泛,視頻應(yīng)用已經(jīng)滲透到工業(yè)生產(chǎn)、日常生活、軍事作戰(zhàn)等各方面,為公共安全提供了保障。高穩(wěn)定性、低成本、可擴(kuò)展性等方面具有突出優(yōu)勢(shì)的壓縮編碼技術(shù)有重要的學(xué)術(shù)研究意義與實(shí)際應(yīng)用意義。高標(biāo)準(zhǔn)的視頻編碼算法十分復(fù)雜,需要大量的計(jì)算�；趥鹘y(tǒng)嵌入式處理器實(shí)現(xiàn)的編碼系統(tǒng),在編碼性能、視頻質(zhì)量、實(shí)時(shí)性方面都無(wú)法滿足越來(lái)越高的編碼要求;利用視頻編碼芯片或數(shù)字信號(hào)處理器平臺(tái)實(shí)現(xiàn)的編碼系統(tǒng),雖然有較完善的編碼系統(tǒng)性能,但平臺(tái)接口的定義已經(jīng)固化,可擴(kuò)展性差;而基于可編程性強(qiáng)的FPGA平臺(tái)設(shè)計(jì)視頻編碼方案,不僅編碼性能高,而且可擴(kuò)展性強(qiáng)。大量國(guó)內(nèi)外文獻(xiàn)表明,視頻編碼系統(tǒng)的現(xiàn)場(chǎng)可編程門陣列(FPGA)設(shè)計(jì)與實(shí)現(xiàn),在編碼性能、穩(wěn)定性、實(shí)時(shí)性等方面均能得到大幅的提升。本文深入研究了H.264視頻壓縮標(biāo)準(zhǔn),實(shí)現(xiàn)了一個(gè)兼有NiosⅡ嵌入式處理器和FPGA各自特性的H.264視頻編碼器方案。本文的主要工作為:首先,研究H.264編碼的相關(guān)理論及其關(guān)鍵技術(shù)包括4×4幀內(nèi)亮度預(yù)測(cè)模塊、8×8幀內(nèi)色度預(yù)測(cè)模塊、16×16幀內(nèi)亮度預(yù)測(cè)模塊、幀間預(yù)測(cè)模塊、4×4整數(shù)DCT變換模塊、量化模塊、4×4逆整數(shù)DCT變換、逆量化模塊、熵編碼模塊、以及去塊濾波模塊等模塊。確定實(shí)現(xiàn)H.264編碼的基本檔次。通過(guò)在官方制定的H.264編碼的基礎(chǔ)框架上經(jīng)過(guò)分析與簡(jiǎn)化,去掉了編碼算法中復(fù)雜度較高或者對(duì)編碼性能的提高影響小的算法模塊,整理出一套能夠在FPGA中適用的完整的基本檔次的H.264編碼算法。首先,在SOPC Builder開發(fā)環(huán)境中,設(shè)計(jì)并構(gòu)建視頻編碼系統(tǒng)所需要的SOPC硬件系統(tǒng)平臺(tái),主要工作是調(diào)用SOPC Builder的IP核資源并定制SOPC Builder中沒(méi)有的SD卡控制器IP核,構(gòu)建了以N iosⅡ處理器為核心的SOPC硬件系統(tǒng)。然后,將H.264編碼算法加入到NiosⅡ開發(fā)環(huán)境中,并使用C語(yǔ)言設(shè)計(jì)相應(yīng)軟硬件接口。最后,將H.264編碼算法集成到SOPC硬件系統(tǒng),結(jié)合開發(fā)板進(jìn)行硬件和軟件的聯(lián)合調(diào)試驗(yàn)證編碼系統(tǒng)主要模塊的功能。并使用MATLAB和H264visa軟件分析驗(yàn)證編碼系統(tǒng)和編碼性能。
【關(guān)鍵詞】：H.264編碼 FPGA SOPC NiosⅡ處理器
【學(xué)位授予單位】：吉林大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN919.81
【目錄】：

• 摘要4-5
• Abstract5-10
• 第1章 緒論10-16
• 1.1 研究背景及意義10-11
• 1.2 研究現(xiàn)狀11-13
• 1.3 本文的研究?jī)?nèi)容以及章節(jié)安排13-16
• 第2章 背景知識(shí)介紹16-40
• 2.1 視頻編碼技術(shù)原理概述16-18
• 2.1.1 預(yù)測(cè)編碼16-17
• 2.1.2 變換編碼17
• 2.1.3 熵編碼17-18
• 2.2 H.264視頻編碼標(biāo)準(zhǔn)18-35
• 2.2.1 H.264編碼技術(shù)概述18-19
• 2.2.2 H.264編碼器的結(jié)構(gòu)和原理19-21
• 2.2.3 H.264編碼的關(guān)鍵技術(shù)21-34
• 2.2.4 H.264編碼性能評(píng)估34-35
• 2.3 FPGA開發(fā)工具簡(jiǎn)介35-38
• 2.3.1 FPGA開發(fā)板35-36
• 2.3.2 Nios Ⅱ 嵌入式軟核處理器36-38
• 2.4 本章小結(jié)38-40
• 第3章 H.264編碼標(biāo)準(zhǔn)的FPGA設(shè)計(jì)與實(shí)現(xiàn)40-64
• 3.1 H.264系統(tǒng)的實(shí)現(xiàn)方案40-43
• 3.2 SOPC系統(tǒng)平臺(tái)設(shè)計(jì)43-50
• 3.2.1 NiosⅡ處理器內(nèi)核43-44
• 3.2.2 JTAG UART參數(shù)配置44
• 3.2.3 Timer IP模塊參數(shù)配置44-45
• 3.2.4 PIO IP模塊參數(shù)配置45-46
• 3.2.5 System ID IP模塊參數(shù)配置46
• 3.2.6 DDR SDRAM IP核參數(shù)配置46-47
• 3.2.7 SD卡控制器IP核47-50
• 3.3 NIOSⅡ軟件系統(tǒng)設(shè)計(jì)50-62
• 3.3.1 SD卡讀寫通信51-56
• 3.3.2 H.264算法56-62
• 3.4 系統(tǒng)集成62-63
• 3.5 本章小結(jié)63-64
• 第4章H.264編碼系統(tǒng)的仿真驗(yàn)證64-76
• 4.1 H.264編碼模塊的仿真64-69
• 4.1.1 幀內(nèi)預(yù)測(cè)模塊64-65
• 4.1.2 DCT變換模塊65-66
• 4.1.3 量化模塊66
• 4.1.4 反量化模塊66-67
• 4.1.5 iDCT變換模塊67-68
• 4.1.6 熵編碼模塊68-69
• 4.2 H.264編碼系統(tǒng)測(cè)試與分析69-74
• 4.2.1 H264Visa軟件69-70
• 4.2.2 系統(tǒng)編碼性能測(cè)試70-72
• 4.2.3 系統(tǒng)編碼功能測(cè)試72-74
• 4.3 本章小結(jié)74-76
• 第5章 結(jié)束語(yǔ)76-78
• 參考文獻(xiàn)78-82
• 作者簡(jiǎn)介及在學(xué)期間取得的科研成果82-84
• 作者簡(jiǎn)介82
• 研究成果82-84
• 致謝84

【相似文獻(xiàn)】

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