發(fā)布時間：2017-10-30 07:15

  本文關(guān)鍵詞：基于FPGA的高動態(tài)北斗抗干擾算法實現(xiàn)

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【摘要】：在航空航天、導(dǎo)彈和高速飛行器制導(dǎo)等應(yīng)用中存在壓制式干擾時,干擾來向劇烈變化,會使常規(guī)抗干擾北斗接收機(jī)形成的零陷很難對準(zhǔn)干擾,導(dǎo)致干擾信號不能被有效抑制而嚴(yán)重影響接收機(jī)的定位精度。所以,研制高動態(tài)北斗抗干擾系統(tǒng)有一定的現(xiàn)實意義。針對上述問題,本文基于FPGA,設(shè)計并實現(xiàn)了高動態(tài)北斗抗干擾系統(tǒng)。首先,分析了最小功率算法和協(xié)方差矩陣錐化(CMT)加寬零陷算法的原理,采取在傳統(tǒng)最小功率算法基礎(chǔ)上加快權(quán)值更新速率,同時實現(xiàn)權(quán)值和數(shù)據(jù)匹配的方法實現(xiàn)高動態(tài)實時抗干擾系統(tǒng)。對比不同算法在高動態(tài)環(huán)境下的干擾抑制性能,驗證了本文方法的有效性。然后,硬件實現(xiàn)高動態(tài)抗干擾系統(tǒng),給出高動態(tài)北斗抗干擾系統(tǒng)硬件和軟件設(shè)計方案及其參數(shù)配置,詳細(xì)闡述了系統(tǒng)仿真、定點化、參數(shù)選取和系統(tǒng)各個模塊設(shè)計的過程。最后,通過對抗干擾系統(tǒng)進(jìn)行硬件和軟件測試,驗證了系統(tǒng)設(shè)計方案的有效性,給出系統(tǒng)抗干擾能力的測試結(jié)果。針對系統(tǒng)測試需求,基于Labview設(shè)計并實現(xiàn)了遠(yuǎn)程儀器控制程序,使計算機(jī)能夠遠(yuǎn)程控制多臺信號發(fā)生器,能顯著減少測試人員的工作量。本文設(shè)計實現(xiàn)的高動態(tài)北斗抗干擾系統(tǒng)具有較強(qiáng)的干擾抑制能力和一定的實際應(yīng)用價值。
【關(guān)鍵詞】：北斗衛(wèi)星導(dǎo)航系統(tǒng) 干擾抑制 自適應(yīng)陣列 高動態(tài) FPGA
【學(xué)位授予單位】：中國民航大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN967.1;TN973.3
【目錄】：

• 摘要6-7
• Abstract7-10
• 第一章 緒論10-15
• 1.1 研究背景與意義10-12
• 1.2 空域抗干擾技術(shù)研究現(xiàn)狀12-13
• 1.3 本文的主要工作及論文結(jié)構(gòu)13-15
• 第二章 導(dǎo)航系統(tǒng)抗干擾算法原理15-26
• 2.1 信號處理領(lǐng)域常用抗干擾技術(shù)15-16
• 2.2 自適應(yīng)陣列干擾抑制技術(shù)16-18
• 2.2.1 陣列信號處理數(shù)學(xué)模型16-17
• 2.2.2 最小功率算法17-18
• 2.3 高動態(tài)盲自適應(yīng)抗干擾算法18-21
• 2.3.1 基于CMT的加寬零陷算法18-20
• 2.3.2 對角加載的最小功率算法20-21
• 2.4 干擾檢測算法21-22
• 2.5 仿真實驗22-25
• 2.6 本章小結(jié)25-26
• 第三章 抗干擾系統(tǒng)硬件設(shè)計26-33
• 3.1 抗干擾系統(tǒng)硬件整體結(jié)構(gòu)26
• 3.2 射頻前端26-28
• 3.2.1 陣列天線26-27
• 3.2.2 下變頻器27-28
• 3.3 信號處理硬件平臺28-32
• 3.3.1 AD采集模塊30-31
• 3.3.2 FPGA與DSP模塊31
• 3.3.3 時鐘資源配置31-32
• 3.4 本章小結(jié)32-33
• 第四章 抗干擾系統(tǒng)軟件設(shè)計與實現(xiàn)33-52
• 4.1 抗干擾接收機(jī)系統(tǒng)整體設(shè)計33
• 4.2 干擾抑制模塊實現(xiàn)方案33-34
• 4.3 系統(tǒng)仿真與參數(shù)選取34-43
• 4.3.1 數(shù)據(jù)預(yù)處理35-37
• 4.3.2 矩陣求逆37-38
• 4.3.3 快拍數(shù)選取38-39
• 4.3.4 系統(tǒng)定點化39-41
• 4.3.5 抗干擾模塊仿真實驗41-43
• 4.4 抗干擾系統(tǒng)實現(xiàn)43-51
• 4.4.1 數(shù)據(jù)預(yù)處理模塊43-44
• 4.4.2 估計協(xié)方差矩陣模塊44-46
• 4.4.3 權(quán)值計算模塊46-47
• 4.4.4 數(shù)據(jù)延時模塊47-48
• 4.4.5 信號加權(quán)模塊48-49
• 4.4.6 FPGA資源占用率49-51
• 4.5 本章小結(jié)51-52
• 第五章 抗干擾系統(tǒng)測試52-60
• 5.1 測試環(huán)境和硬件組成52-53
• 5.2 抗干擾性能測試53-57
• 5.2.1 普通環(huán)境下抗干擾性能測試53-56
• 5.2.2 高動態(tài)環(huán)境下抗干擾性能測試56-57
• 5.3 遠(yuǎn)程儀器控制程序57-58
• 5.4 本章小結(jié)58-60
• 結(jié)束語60-61
• 致謝61-62
• 參考文獻(xiàn)62-65
• 碩士期間發(fā)表論文65

【相似文獻(xiàn)】

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本文編號：1116649