本文關鍵詞：極化碼編譯碼算法研究及譯碼算法FPGA實現(xiàn)

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【摘要】：香農(nóng)在1948年開創(chuàng)性地提出信道容量定理,這標志著信道編碼理論的正式構(gòu)建,其技術核心便是通過增加冗余來提升通信系統(tǒng)的傳輸可靠性。盡管經(jīng)過多年的發(fā)展,但達到香農(nóng)極限的編譯碼方案卻一直未能出現(xiàn)。直到Arikan提出極化碼,這一歷史才被改變。極化碼一經(jīng)提出就因為其信道容量可達的性能優(yōu)勢而受到學術界的廣泛關注,另外由于極化現(xiàn)象普遍存在于眾多通信場景中,因此極化碼在未來的通信系統(tǒng)中將會擁有十分可觀的發(fā)展?jié)摿�。首�?本文詳細討論和研究極化碼的編碼理論及其算法。理論性地闡述了信道極化基本原理,詳細討論了極化信道一般性組合與分離過程。在此基礎上,介紹了極化編碼理論,分析了極化碼具體編碼流程。由于極化碼是基于極化信道構(gòu)造的,因此重點研究了極化信道可靠性估計,比較了兩種常見的信道估計方法的優(yōu)缺點,并就計算巴氏參數(shù)(Bhattacharyya)和高斯近似(GA)兩種信道挑選方法進行了性能分析,實驗表明,高斯近似的極化信道構(gòu)造方法對于極化碼的譯碼性能提升更有實用價值。其次,分析和研究了極化碼譯碼算法。理論性地闡述了極化碼的碼樹構(gòu)造,詳細討論了串行抵消(SC)譯碼算法理論,考慮到SC譯碼算法在碼長有限的情況下性能并不理想,所以進一步研究了基于列表的串行抵消(SCL)譯碼算法,提出了非遞歸SCL譯碼算法,大大提升了譯碼效率。另外,進一步探討了剪枝算法和CRC校驗對于SCL算法譯碼性能的提升。考慮到譯碼算法的硬件實現(xiàn),因此研究了SCL譯碼量化方案,采用了基于對數(shù)似然率的均勻量化方法。最后,提出了譯碼算法的硬件實現(xiàn)架構(gòu)。詳細地闡述了極化碼SCL譯碼算法的FPGA實現(xiàn),系統(tǒng)性地介紹了內(nèi)部組成模塊的設計思路。并且,為了實現(xiàn)硬件平臺的仿真測試,設計了基于串行通信的Matlab與FPGA聯(lián)合實時調(diào)試方法,該方法具有簡單便捷的特點。利用搭建的測試平臺,驗證了極化碼譯碼算法硬件架構(gòu)的正確性,其仿真結(jié)果與理論算法基本一致。另外,進一步分析了極化碼譯碼器的譯碼性能與資源占用。
【關鍵詞】：信道極化 極化編碼 串行抵消列表譯碼 硬件實現(xiàn)
【學位授予單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN911.22;TN791
【目錄】：

• 摘要4-5
• ABSTRACT5-10
• 第1章 緒論10-18
• 1.1 課題背景及研究的目的和意義10-13
• 1.1.1 香農(nóng)信道編碼定理的概述10-11
• 1.1.2 信道編碼理論的發(fā)展11-12
• 1.1.3 課題研究意義12-13
• 1.2 極化碼的國內(nèi)外研究現(xiàn)狀13-15
• 1.2.1 編碼構(gòu)造研究13
• 1.2.2 譯碼算法研究13-14
• 1.2.3 實際應用分析14
• 1.2.4 極化碼硬件實現(xiàn)14-15
• 1.3 課題主要研究內(nèi)容15-16
• 1.4 本文章節(jié)安排16-18
• 第2章 信道極化與編碼算法研究18-36
• 2.1 信道極化的基本原理18-24
• 2.1.1 獨立信道的組合19-22
• 2.1.2 極化信道的分離22-24
• 2.2 極化碼的編碼理論24-28
• 2.2.1 編碼矩陣的生成24-27
• 2.2.2 極化碼的編碼流程27-28
• 2.3 極化信道可靠性估計28-32
• 2.3.1 計算巴氏參數(shù)29-30
• 2.3.2 高斯近似30-32
• 2.4 信道挑選性能分析32-35
• 2.5 本章小結(jié)35-36
• 第3章 極化碼譯碼算法研究36-55
• 3.1 串行抵消譯碼（SC）算法理論36-38
• 3.1.1 譯碼碼樹的表示36-37
• 3.1.2 SC遞歸譯碼算法37-38
• 3.2 基于列表的串行抵消（SCL）譯碼算法38-50
• 3.2.1 遞歸譯碼算法39-42
• 3.2.2 非遞歸譯碼算法42-46
• 3.2.3 列表路徑剪枝算法46-48
• 3.2.4 CRC輔助的SCL譯碼算法48-50
• 3.3 極化碼譯碼算法仿真分析50-54
• 3.3.1 不同碼長對SC譯碼性能的影響50-51
• 3.3.2 不同搜索寬度對SCL譯碼性能的影響51-52
• 3.3.3 SCL非遞歸譯碼算法性能仿真52
• 3.3.4 剪枝算法性能仿真52-53
• 3.3.5 CRC輔助的SCL譯碼算法性能仿真53-54
• 3.4 本章小結(jié)54-55
• 第4章 極化碼譯碼算法的FPGA實現(xiàn)55-78
• 4.1 SCL譯碼量化方案55-57
• 4.2 譯碼器頂層架構(gòu)設計57-58
• 4.3 LLR計算單元58-60
• 4.4 狀態(tài)存儲單元60-68
• 4.4.1 信道LLR存儲單元60-63
• 4.4.2 內(nèi)部LLR存儲單元63-65
• 4.4.3 部分和項存儲單元65-68
• 4.4.4 路徑存儲單元68
• 4.5 PM計算及其分類單元68-71
• 4.5.1 PM計算單元68-69
• 4.5.2 度量值分類器69-71
• 4.6 多路徑狀態(tài)復制指針單元71-72
• 4.7 譯碼器控制單元72-77
• 4.7.1 譯碼進程計數(shù)器72-73
• 4.7.2 地址及控制信號狀態(tài)機73-75
• 4.7.3 多路徑CRC校驗器75-77
• 4.7.4 極化信道存儲單元77
• 4.8 本章小結(jié)77-78
• 第5章 極化碼譯碼算法的FPGA驗證78-87
• 5.1 譯碼器硬件驗證平臺78-79
• 5.2 基于串行通信的MATLAB與FPGA聯(lián)合實時調(diào)試79-84
• 5.3 基于FPGA的極化碼譯碼算法性能分析84-86
• 5.4 本章小結(jié)86-87
• 結(jié)論87-88
• 參考文獻88-92
• 攻讀碩士學位期間發(fā)表的論文及其它成果92-94
• 致謝94

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本文編號：1039702