本文關鍵詞：基于FPGA的雙攝像頭HDMI視頻系統(tǒng)的設計與研究

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【摘要】：在人們?nèi)粘Ｉ詈凸I(yè)生產(chǎn)中,視頻監(jiān)控系統(tǒng)憑借其準確、直觀、及時和信息量豐富等優(yōu)點被廣泛的應用于安防監(jiān)控、交通監(jiān)測、衛(wèi)星遙感、公共安全、遠程控制、人工智能等相關領域。但是,傳統(tǒng)的模擬和半數(shù)字半模擬的視頻監(jiān)控系統(tǒng)的監(jiān)控質(zhì)量越來越不能滿足人們的要求。人們更喜歡多角度、高清晰的有聲視頻監(jiān)控系統(tǒng),對于人們的這些要求也促使視頻監(jiān)控系統(tǒng)朝著集成化、網(wǎng)絡化、智能化、數(shù)字化的方向發(fā)展。本文針對已有的視頻監(jiān)控系統(tǒng)現(xiàn)狀和現(xiàn)階段涌現(xiàn)的新技術、新思想,提出了基于FPGA的雙攝像頭HDMI視頻系統(tǒng)的設計與研究。本文提出的視頻監(jiān)控系統(tǒng)有別于傳統(tǒng)的FPGA視頻監(jiān)控系統(tǒng),它是在FPGA內(nèi)實現(xiàn)傳統(tǒng)的硬件系統(tǒng)開發(fā)和SOPC片上系統(tǒng)相結合的設計方案,同時利用算法級開發(fā)工具DSP Builder軟件與數(shù)學分析工具MATLAB軟件相結合提供算法支持。視頻采集端采用經(jīng)濟實惠且不多占空間的CMOS攝像頭,這樣的設計不僅有利于產(chǎn)品的普及,而且更有利于獲得高清晰的數(shù)字視頻圖像;視頻顯示端采用逐漸普及的HDMI端口顯示器,HDMI端口不僅只需要單個線纜就可以實現(xiàn)圖像和聲音的傳輸,而且有利于數(shù)字視頻信號在顯示器上高清顯示,并且有利于避免多次數(shù)模轉(zhuǎn)換造成視頻信號的損失,從而實現(xiàn)高清晰的有聲視頻監(jiān)控。軟件系統(tǒng)的實現(xiàn)則是在Nios II集成開發(fā)環(huán)境中完成的。軟件系統(tǒng)和Qsys系統(tǒng)集成工具相結合實現(xiàn)了對指示燈以及HDMI驅(qū)動模塊的控制,同時實現(xiàn)了多分辨率的在線可調(diào)。在綜合性開發(fā)軟件Quartus II中,采用硬件描述語言Verilog HDL和IP核復用技術,完成對FPGA芯片的內(nèi)部開發(fā)與設計。FPGA內(nèi)需要搭建的主要模塊有:I2C接口時序邏輯、I2C寫數(shù)據(jù)邏輯以及存儲數(shù)據(jù)的片內(nèi)ROM主要實現(xiàn)對雙攝像頭寄存器的初始和配置;視頻采集邏輯、時鐘域變換FIFO以及DDR2寫緩存FIFO主要用來實現(xiàn)對視頻圖像的采集和緩存;DDR2控制器IP核用來實現(xiàn)對DDR2 SDRAM存儲器的控制;SOPC片上系統(tǒng)模塊。SOPC片上系統(tǒng)是在Qsys系統(tǒng)集成工具中完成搭建的,除了一些標準組件的調(diào)用,還自定義了HDMI顯示模式控制組件、HDMI發(fā)送器初始化控制組件以及改進后的鄰域平均法視頻增強組件。本文在整個視頻監(jiān)控系統(tǒng)搭建完成后,除了對相關組件模塊進行了仿真驗證,還對視頻監(jiān)控系統(tǒng)的清晰度和流暢性進行了測試。
【關鍵詞】：SOPC 雙攝像頭 FPGA 鄰域平均法 HDMI
【學位授予單位】：蘭州交通大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN948.6
【目錄】：

• 摘要4-5
• Abstract5-10
• 1 緒論10-14
• 1.1 研究背景和意義10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-12
• 1.2.1 視頻監(jiān)控系統(tǒng)的發(fā)展與現(xiàn)狀11-12
• 1.2.2 HDMI的發(fā)展與應用12
• 1.2.3 視頻采集、處理與顯示的難點12
• 1.3 論文結構12-14
• 2 視頻采集顯示系統(tǒng)及FPGA技術14-35
• 2.1 CMOS數(shù)字圖像傳感器14-18
• 2.1.1 CMOS數(shù)字圖像傳感器的簡介14
• 2.1.2 CMOS數(shù)字圖像傳感器MT9D111功能14-16
• 2.1.3 CMOS數(shù)字圖像傳感器MT9D111的組成和性能參數(shù)16
• 2.1.4 CMOS數(shù)字圖像傳感器MT9D111的工作原理16-18
• 2.2 FPGA技術18-23
• 2.2.1 FPGA簡介及Cyclone IV系列器件概述18-20
• 2.2.2 FPGA集成開發(fā)環(huán)境Quartus Ⅱ20-22
• 2.2.3 基于FPGA的Qsys技術22-23
• 2.2.4 Altera IP核技術23
• 2.3 HDMI技術及其驅(qū)動芯片23-28
• 2.3.1 HDMI基本簡介23-24
• 2.3.2 HDMI工作原理24-25
• 2.3.3 TMDS差分傳動技術25-26
• 2.3.4 ADV7513高清多媒體接口發(fā)送器26-28
• 2.4 DSP Builder算法級設計工具28-29
• 2.5 圖像增強算法的FPGA實現(xiàn)29-34
• 2.5.1 鄰域平均法原理29-30
• 2.5.2 DSP Builder中的算法模型的硬件實現(xiàn)30-33
• 2.5.3 圖像增強算法模型仿真驗證33-34
• 2.6 本章小結34-35
• 3 視頻采集顯示系統(tǒng)的硬件設計及實現(xiàn)35-66
• 3.1 硬件電路設計35-45
• 3.1.1 Avalon-MM總線的介紹35-37
• 3.1.2 FPGA核心板電路設計37-39
• 3.1.3 攝像頭視頻采集電路設計39-41
• 3.1.4 HDMI控制器電路設計41-43
• 3.1.5 硬件電路總體架構43-45
• 3.2 系統(tǒng)硬件描述語言總體結構45-47
• 3.3 系統(tǒng)復位與時鐘電路的設計及實現(xiàn)47-50
• 3.3.1 PLL硬核IP功能47
• 3.3.2 PLL硬核IP例化47-48
• 3.3.3 時鐘與復位電路的設計48-50
• 3.4 雙攝像頭視頻采集模塊的設計50-55
• 3.4.1 攝像頭初始化數(shù)據(jù)的配置和例化50-51
• 3.4.2 攝像頭初始化數(shù)據(jù)的讀取接口模塊設計51-52
• 3.4.3 攝像頭I~2C接口配置模塊設計與實現(xiàn)52-53
• 3.4.4 視頻采集數(shù)據(jù)的時鐘域變換與緩存硬件設計53-55
• 3.5 DDR2橋接與控制模塊電路設計55-59
• 3.5.1 DDR2橋接模塊FIFO例化55-58
• 3.5.2 DDR2控制器電路設計58-59
• 3.6 Qsys系統(tǒng)的搭建59-62
• 3.6.1 HDMI發(fā)送器芯片控制器Qsys組件設計59-60
• 3.6.2 視頻增強協(xié)處理器Qsys組件設計60-61
• 3.6.3 Qsys系統(tǒng)的搭建61-62
• 3.7 HDMI驅(qū)動模塊設計62-64
• 3.8 Quarus Ⅱ中硬件系統(tǒng)的搭建與外部引腳配置64-65
• 3.9 本章小結65-66
• 4 視頻采集顯示系統(tǒng)的軟件平臺搭建與實現(xiàn)66-69
• 4.1 Nios Ⅱ集成開發(fā)環(huán)境概述66-67
• 4.2 Nios Ⅱ集成開發(fā)環(huán)境開發(fā)流程67-68
• 4.3 軟件函數(shù)的編寫68
• 4.4 本章小結68-69
• 5 系統(tǒng)的調(diào)試與驗證69-72
• 5.1 硬件電路板的裝配69
• 5.2 軟硬件系統(tǒng)的下載與調(diào)試69-70
• 5.3 系統(tǒng)的最終實現(xiàn)70-71
• 5.4 本章小結71-72
• 結論72-73
• 致謝73-74
• 參考文獻74-75

【參考文獻】

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本文編號：1014014