基于時域有限元的集成結(jié)構(gòu)中多物理高效并行仿真方法研究
【圖文】:
式[C存在SOC所存在的集成缺點。SOP技術(shù)將有源、無源、散熱結(jié)構(gòu)、互連等通過納米逡逑技術(shù)進(jìn)行微型化,其封裝尺度大于英特爾奔騰處理器的封裝大小,可以認(rèn)為“封裝就是系逡逑統(tǒng)”,SOP的基本結(jié)構(gòu)如圖1-1所示。它包括數(shù)字CMOS/IC和元器件部分以及系統(tǒng)封裝和逡逑元器件部分。SOP技術(shù)使CMOS和系統(tǒng)集成相兼容,克服了由于硅技術(shù)并不能為熱結(jié)構(gòu)逡逑和無源器件等提供最優(yōu)平臺的缺缺陷,被認(rèn)為是目前最好的系統(tǒng)集成技術(shù)[11]。逡逑邐邋系統(tǒng)集成逡逑\邐f無源器件\邐/逡逑\邐{邋R,L,C,濾波器,天線,)邐/逡逑\邋\^波導(dǎo),微機電系統(tǒng)y邐y逡逑’邐有源器^)逡逑圖1-1系統(tǒng)封裝技術(shù)結(jié)構(gòu)示意圖[nl逡逑目前有多所大學(xué),研究所、國家實驗室和公司研發(fā)部門如佐治亞理工、丨BM、sandia國逡逑2逡逑
LnB|j|MH|^HHnra^BB邐^-ca^aS?邋Conduction邋0邋oxygen邋atom逡逑圖1-3阻變存儲器的導(dǎo)電細(xì)絲阻變機理逡逑阻變存儲器單元的簡單結(jié)構(gòu)易于其進(jìn)行三維集成。交叉電極結(jié)構(gòu)是典型的陣列結(jié)構(gòu),逡逑理論上可以達(dá)到最高的集成密度(4F2),然而這結(jié)構(gòu)很容易發(fā)生信息的誤讀【47]。這是由于逡逑阻變存儲器高阻態(tài)和低阻態(tài)電阻比值往往很大(大于10倍),電流可以通過周圍低阻態(tài)器逡逑件流出,造成電阻狀態(tài)的讀取錯誤。該過程如圖l-4(a)所示。為了防止這種漏電流(Sneak逡逑Path)的產(chǎn)生,研究者通過將阻變存儲單元和二極管串聯(lián)組成ID1R結(jié)構(gòu)(如圖l-4(b)),由逡逑于二級管具有很大反向電阻,這種結(jié)構(gòu)可以很好的抑制反向漏電流1?1。逡逑y'=Uy邋HI.逡逑V-^邋r*邐<邐V邋^逡逑Active逡逑邐kK邋—邐邋cell邋,-\J^邐\邋hfi邋,,以逡逑'Vl邐^邐^^..un^r:邋KI邋4逡逑ra』j邋K
【學(xué)位授予單位】:浙江大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2018
【分類號】:O4-39
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本文編號:2603634
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