隨著FPGA器件的發(fā)展,其應(yīng)用場合越加繁多,功能愈發(fā)復(fù)雜。如今的FPGA中大多嵌入了多種IP核,需要由不同頻率的時鐘信號驅(qū)動。同時,FPGA的設(shè)計工藝向深亞微米級或納米級進(jìn)軍,集成度很高,時鐘分支數(shù)目繁多,這意味著芯片上的時鐘分布質(zhì)量愈加重要,時鐘的偏斜、延時和抖動等不良因素對芯片性能的影響越來越大。因此,在FPGA芯片中嵌入專門的時鐘管理模塊是十分必要的�；诖祟愋枨�,本論文設(shè)計了一種適用于FPGA的嵌入式可配置電荷泵鎖相環(huán),作為FPGA的時鐘抖動濾波器和頻率合成器。本論文分析了鎖相環(huán)電路的特點、設(shè)計挑戰(zhàn)和現(xiàn)實需求,說明了電荷泵鎖相環(huán)的基本結(jié)構(gòu)和工作原理,對電荷泵鎖相環(huán)進(jìn)行了s域建模和噪聲分析,并介紹了電荷泵鎖相環(huán)各基本模塊的具體功能、典型結(jié)構(gòu)、設(shè)計要點和重要指標(biāo)�；谝陨侠碚撗芯�,本論文設(shè)計并實現(xiàn)了FPGA內(nèi)嵌電荷泵鎖相環(huán),其核心電路包括鑒頻鑒相器、分頻器、鎖定檢測電路等數(shù)字電路模塊以及電荷泵、環(huán)路濾波器、壓控振蕩器等模擬電路模塊。其中鑒頻鑒相器、分頻器、鎖定檢測電路、電荷泵、環(huán)路濾波器等模塊均具有可配置能力,能夠根據(jù)鎖相環(huán)的工作條件和FPGA內(nèi)嵌的各IP核對時鐘信號的需求靈活配置... 

【文章頁數(shù)】：116 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 課題來源與研究背景
        1.1.1 課題來源
        1.1.2 研究背景
        1.1.3 選題意義與設(shè)計目標(biāo)
    1.2 國內(nèi)外研究狀況
        1.2.1 FPGA概述及國內(nèi)外研究現(xiàn)狀
        1.2.2 鎖相環(huán)概述及國內(nèi)外研究現(xiàn)狀
    1.3 研究內(nèi)容與創(chuàng)新點
    1.4 論文安排
2 電荷泵鎖相環(huán)的工作原理和建模分析
    2.1 電荷泵鎖相環(huán)的基本結(jié)構(gòu)
    2.2 電荷泵鎖相環(huán)的s域建模分析
    2.3 電荷泵鎖相環(huán)的噪聲分析
        2.3.1 相位噪聲
        2.3.2 時域抖動
        2.3.3 振蕩器的相位噪聲模型
        2.3.4 電荷泵鎖相環(huán)中噪聲的傳輸特性
    2.4 本章小結(jié)
3 電荷泵鎖相環(huán)的基本模塊
    3.1 鑒相器
        3.1.1 乘法器型鑒相器
        3.1.2 異或門型鑒相器
        3.1.3 JK觸發(fā)器型鑒相器
        3.1.4 鑒頻鑒相器(PFD)
    3.2 電荷泵(CP)
    3.3 環(huán)路濾波器(LF)
    3.4 壓控振蕩器(VCO)
    3.5 分頻器
    3.6 本章小結(jié)
4 電荷泵鎖相環(huán)數(shù)字電路模塊設(shè)計
    4.1 可配置鑒頻鑒相器設(shè)計
    4.2 可配置數(shù)字分頻器設(shè)計
    4.3 可配置鎖定檢測電路設(shè)計
    4.4 動態(tài)重配置功能設(shè)計
    4.5 本章小結(jié)
5 電荷泵鎖相環(huán)模擬電路模塊設(shè)計
    5.1 可配置電荷泵設(shè)計
    5.2 壓控振蕩器設(shè)計
    5.3 可配置環(huán)路濾波器設(shè)計
    5.4 低壓差線性穩(wěn)壓器(LDO)設(shè)計
    5.5 本章小結(jié)
6 版圖實現(xiàn)和仿真分析
    6.1 電荷泵鎖相環(huán)版圖設(shè)計
    6.2 電荷泵鎖相環(huán)各子模塊的仿真分析
        6.2.1 鑒頻鑒相器的仿真
        6.2.2 電荷泵的仿真
        6.2.3 壓控振蕩器的仿真
        6.2.4 分頻器的仿真
        6.2.5 LDO的仿真
        6.2.6 鎖定檢測電路的仿真
    6.3 鎖相環(huán)整體后仿真
    6.4 本章小結(jié)
7 板級測試
    7.1 測試環(huán)境
    7.2 測試結(jié)果
        7.2.1 多路時鐘輸出算例的測試結(jié)果
        7.2.2 低頻算例的測試結(jié)果
        7.2.3 高頻算例的測試結(jié)果
        7.2.4 最大時鐘抖動的測試結(jié)果
        7.2.5 測試結(jié)果與預(yù)設(shè)指標(biāo)的對比
    7.3 本章小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表學(xué)術(shù)論文情況
致謝



本文編號：3650563