【摘要】：高動(dòng)態(tài)范圍(high dynamic range,HDR)視頻算法計(jì)算復(fù)雜度高,硬件實(shí)現(xiàn)需要大量邏輯和存儲(chǔ)資源,且現(xiàn)有的算法難以滿(mǎn)足高分辨率下的實(shí)時(shí)性要求.針對(duì)上述問(wèn)題,提出一種優(yōu)化的HDR視頻流水線(xiàn)算法,同時(shí)利用FPGA的并行可重構(gòu)特性,完成該算法的硬件實(shí)現(xiàn).算法首先將相機(jī)響應(yīng)函數(shù)內(nèi)置于FPGA的查找表(look-up table,LUT)中,對(duì)3幀低動(dòng)態(tài)范圍(low dynamic range,LDR)圖像進(jìn)行合并,轉(zhuǎn)換后的數(shù)據(jù)通過(guò)多路并行流水緩存在FPGA的BRAM中;然后使用快速的全局色調(diào)映射算法將結(jié)果實(shí)時(shí)顯示輸出.最終算法在Xilinx Kintex-7開(kāi)發(fā)板上實(shí)驗(yàn)通過(guò),在120MHz系統(tǒng)時(shí)鐘頻率下,對(duì)于1 920×1 080分辨率的視頻流,處理速度達(dá)到65f?s,滿(mǎn)足了實(shí)時(shí)性要求.
[Abstract]:High dynamic range (HDR) video algorithm has a high computational complexity, hardware implementation needs a lot of logic and storage resources, and the existing algorithms can not meet the real-time requirements of high resolution. In order to solve the above problems, an optimized HDR video pipeline algorithm is proposed. At the same time, the hardware implementation of the algorithm is accomplished by using the parallel reconfigurable feature of FPGA. First, the camera response function is built into FPGA lookup table (look-up table LUT), and three frames of low dynamic range (low dynamic range LDR images are merged, and the converted data is cached in FPGA BRAM through multichannel parallel pipeline. Then a fast global hue mapping algorithm is used to display the results in real time. Finally, the algorithm is tested on the Xilinx Kintex-7 development board. Under the clock frequency of the 120MHz system, the processing speed of the video stream with the resolution of 1,920 脳 10 080 can reach 65f / s, which meets the real-time requirements.
【作者單位】： 中國(guó)科學(xué)院強(qiáng)耦合量子材料物理重點(diǎn)實(shí)驗(yàn)室(中國(guó)科學(xué)技術(shù)大學(xué)物理學(xué)院);國(guó)家專(zhuān)用集成電路設(shè)計(jì)工程技術(shù)研究中心合肥分中心;
【基金】：中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)科技專(zhuān)項(xiàng)課題(XDA06010402-4)~~
【分類(lèi)號(hào)】：TP391.41

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本文編號(hào)：2145536