本文選題：密碼處理器 + 流體系結(jié)構(gòu)處理器�。� 參考：《電子學(xué)報(bào)》2017年12期

【摘要】：以信息安全設(shè)備的密碼應(yīng)用需求為基礎(chǔ),融合流體系結(jié)構(gòu)處理器基本架構(gòu),設(shè)計(jì)出流體系結(jié)構(gòu)密碼處理器.文章主要研究和設(shè)計(jì)影響該處理器性能的瓶頸——流存儲(chǔ)系統(tǒng).此系統(tǒng)針對(duì)專用密碼處理器的存儲(chǔ)特點(diǎn),并采用可配置化設(shè)計(jì),滿足密碼應(yīng)用對(duì)處理器存儲(chǔ)系統(tǒng)靈活高效的要求.同時(shí),該設(shè)計(jì)將層次化-分布-分體式存儲(chǔ)、多數(shù)據(jù)通道流水并行化訪存、流訪存調(diào)度策略相結(jié)合,優(yōu)化存儲(chǔ)系統(tǒng)的訪存效率,以提高該處理器的整體性能.研究結(jié)果表明,相比于典型密碼處理器的存儲(chǔ)設(shè)計(jì),該設(shè)計(jì)的訪存效率最高可提升約6倍.
[Abstract]:Based on the requirements of cryptographic applications of information security devices, a stream architecture cryptographic processor is designed by integrating the basic architecture of stream architecture processor. This paper mainly studies and designs the bottleneck-stream storage system which affects the performance of the processor. This system aims at the storage characteristics of special cipher processor and adopts configurable design to meet the requirement of flexibility and efficiency of cryptographic application to processor storage system. At the same time, the design combines hierarchical, distribution-split storage, parallel multi-data channel pipelining, streaming access scheduling strategy to optimize the memory access efficiency of the storage system, so as to improve the overall performance of the processor. The results show that the memory access efficiency of this design can be increased by about 6 times compared with that of the typical cipher processor.
【作者單位】： 信息工程大學(xué);
【基金】：國(guó)家自然科學(xué)基金(No.61302107) 國(guó)家863計(jì)劃項(xiàng)目(No.2009AA012201)
【分類號(hào)】：TP309;TP333

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本文編號(hào)：2107473