本文選題：塔式起重機(jī) + 安全預(yù)警系統(tǒng)��； 參考：《長安大學(xué)》2011年碩士論文

【摘要】：本文根據(jù)塔式起重機(jī)安全預(yù)警系統(tǒng)研究?jī)?nèi)容及總體設(shè)計(jì)要求，研究并設(shè)計(jì)了一種基于FPGA和USB2.0總線技術(shù)的多路數(shù)據(jù)采集系統(tǒng)，，用來采集、傳輸和分析基于超聲波測(cè)障的回波信號(hào)。 本系統(tǒng)由主機(jī)和采集板組成。主機(jī)主要實(shí)現(xiàn)多通道采集數(shù)據(jù)的分離、分析和存儲(chǔ)功能；采集板以FPGA為系統(tǒng)的控制核心，實(shí)現(xiàn)多路數(shù)據(jù)的并行采集功能，主機(jī)和采集板之間通過USB2.0數(shù)據(jù)總線進(jìn)行通信，可以實(shí)現(xiàn)多路實(shí)時(shí)超聲回波信號(hào)的并行采集和存儲(chǔ)。 在硬件方面，本文設(shè)計(jì)了FPGA采集控制電路、ADC LTC1609前端數(shù)據(jù)采集電路、SDRAM數(shù)據(jù)乒乓緩存電路以及FX2LP USB接口電路等。 在USB2.0數(shù)據(jù)總線方面，本文以USB2.0協(xié)議為基礎(chǔ)，分析了FX2LP的固件工作原理和編寫框架，設(shè)計(jì)了基于FX2LP接口芯片并且符合USB2.0高速協(xié)議的通訊接口。 在FPGA控制模塊方面，本文設(shè)計(jì)了多路數(shù)據(jù)并行采集模塊、數(shù)據(jù)乒乓緩沖模塊、USB數(shù)據(jù)傳輸模塊、主機(jī)命令解碼模塊。其中多路數(shù)據(jù)并行采集模塊對(duì)多路濾波放大后的輸入信號(hào)進(jìn)行并行采集，采樣率可調(diào)；數(shù)據(jù)乒乓緩沖模塊負(fù)責(zé)對(duì)采樣得到的數(shù)據(jù)進(jìn)行緩存；USB數(shù)據(jù)傳輸模塊負(fù)責(zé)將緩存后的數(shù)據(jù)按照FX2LP的工作時(shí)序送到FX2LP的數(shù)據(jù)總線上；主機(jī)命令解碼模塊負(fù)責(zé)對(duì)主機(jī)發(fā)送的控制命令進(jìn)行解碼，控制數(shù)據(jù)采集硬件。 本文使用ModelSim仿真工具對(duì)各個(gè)模塊的功能做了時(shí)序仿真，并在硬件上對(duì)數(shù)據(jù)采集和控制功能進(jìn)行了測(cè)試，測(cè)試結(jié)果表明本數(shù)據(jù)采集系統(tǒng)符合項(xiàng)目指標(biāo)。
[Abstract]:According to the research content and overall design requirement of tower crane safety warning system, this paper studies and designs a multi-channel data acquisition system based on FPGA and USB2.0 bus technology, which is used to collect, transmit and analyze echo signals based on ultrasonic barrier measurement. This system is composed of mainframe and acquisition board. The main function of the host computer is to separate, analyze and store the multi-channel data, and the acquisition board takes FPGA as the control core of the system, realizes the multi-channel data parallel acquisition function, and communicates between the host and the acquisition board through the USB2.0 data bus. The parallel acquisition and storage of multi-channel real-time ultrasonic echo signal can be realized. In the aspect of hardware, this paper designs FPGA acquisition control circuit and LTC1609 front-end data acquisition circuit, SDRAM data ping-pong buffer circuit and FX2LP USB interface circuit. In the aspect of USB2.0 data bus, based on the USB2.0 protocol, this paper analyzes the working principle and programming framework of the firmware of FX2LP, and designs the communication interface based on FX2LP interface chip and accord with the high speed protocol of USB2.0. In the aspect of FPGA control module, this paper designs a multi-channel parallel data acquisition module, a data ping-pong buffer module, a FPGA data transmission module, and a host command decoding module. The multi-channel parallel data acquisition module collects the input signal after multi-channel filtering and amplifying, and the sampling rate can be adjusted. The data ping-pong buffer module is responsible for caching the sampled data. The USB data transfer module is responsible for sending the cached data to the FX2LP data bus according to the working sequence of FX2LP. The host command decoding module is responsible for decoding the control command sent by the host computer and controlling the data acquisition hardware. In this paper, the function of each module is simulated with ModelSim simulation tool, and the data acquisition and control functions are tested in hardware. The test results show that the data acquisition system accords with the project index.
【學(xué)位授予單位】：長安大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類號(hào)】：TP274.2;TH213.3

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本文編號(hào)：1967571