本文關(guān)鍵詞：高速鏈路的誤碼率求解算法實現(xiàn)

  更多相關(guān)文章： 高速鏈路 噪聲 抖動 誤碼率 眼圖

【摘要】：由于內(nèi)存系統(tǒng)運行速度的日益加快,其所遇到的信號完整性問題越來越嚴(yán)重。傳統(tǒng)以最壞眼圖作為評價系統(tǒng)好壞的方式在高速鏈路中顯示出了非常大的弊端。工程師在針對這種高速電路設(shè)計的時候,急需一種新的方法能夠在前仿真階段,對系統(tǒng)所遇到的一系列信號完整性問題做量化和預(yù)估,以及論證何種方案可以提升系統(tǒng)的運行速度。本論文基于單位響應(yīng)(Single Bit Response,SBR)和雙邊沿響應(yīng)(Double Edge Response,DER)算法開發(fā)出一款軟件能夠快速準(zhǔn)確預(yù)估出系統(tǒng)的誤碼率。本文首先介紹了本款軟件所針對的平臺,詳細介紹了DDR4(Double Date Rate 4)相比較于前幾代產(chǎn)品的優(yōu)點,所引入的新技術(shù)。詳細介紹了DDR4的拓撲結(jié)構(gòu),工作機理等。然后本文介紹了高速鏈路系統(tǒng)的組成模塊——發(fā)送器、通道和接收器,以及各模塊的功能。詳細闡述了發(fā)送器和接收器的建模方法以及不同建模方法所建模型的優(yōu)缺點。介紹了高速鏈路系統(tǒng)幾種常用的拓撲結(jié)構(gòu)、每種拓撲結(jié)構(gòu)的特性、優(yōu)缺點和適宜場合等。介紹了DDR4高速并行鏈路系統(tǒng)所遇到的信號完整性問題,以及針對這些信號完整性問題的解決辦法,不同解決辦法的優(yōu)缺點以及其適用場合。尤其提到了高速并行鏈路系統(tǒng)中信號完整性問題產(chǎn)生的一個很重要的來源——電源噪聲引起的抖動。在本文中同時提出了一種研究DDR4同步開關(guān)噪聲對抖動影響問題的DDR4建模方案。最后本文介紹了本軟件的核心算法原理以及具體實現(xiàn)過程,詳細介紹了誤碼率眼圖建模的原理。在通道部分,基于單位響應(yīng)SBR和雙邊沿響應(yīng)DER算法,將通道中的串?dāng)_和碼間干擾考慮進去。從統(tǒng)計域角度,采用卷積的方法算出通道部分的誤碼率眼圖。同時,考慮接收端部分的抖動和噪聲,將接收端部分的抖動和噪聲建模為兩個高斯函數(shù),然后對通道部分的誤碼率眼圖進行修正,最終得到全鏈路的誤碼率眼圖。結(jié)果表明:1.采用誤碼率眼圖確實要比采用最壞眼圖更能客觀反映系統(tǒng)的性能;2.基于雙邊沿響應(yīng)DER的快速時域仿真算法要比基于單位響應(yīng)SBR先進,得到的結(jié)果要更加可靠一些;3.本軟件得到的結(jié)果優(yōu)秀,和國外同類軟件的誤差在2%以內(nèi)。
【關(guān)鍵詞】：高速鏈路 噪聲 抖動 誤碼率 眼圖
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP333;TP301.6
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號對照表11-12
• 縮略語對照表12-16
• 第一章 緒論16-20
• 1.1 選題背景16-17
• 1.2 國內(nèi)外研究現(xiàn)狀17-18
• 1.3 課題研究內(nèi)容18
• 1.4 論文組織結(jié)構(gòu)18-20
• 第二章 DDR4功能及結(jié)構(gòu)20-30
• 2.1 DDR4相比較于DDR3的新增功能20-24
• 2.2 DDR4時序及拓撲結(jié)構(gòu)24-30
• 2.2.1 DDR4的時序—源同步時序系統(tǒng)24-26
• 2.2.2 DDR4的結(jié)構(gòu)26-30
• 第三章 全鏈路結(jié)構(gòu)及其信號完整性分析30-46
• 3.1 全鏈路30-40
• 3.1.1 發(fā)送器30-33
• 3.1.2 接收器33-35
• 3.1.3 互連35-39
• 3.1.4 信令拓撲39-40
• 3.2 DDR4的信號完整性問題40-46
• 3.2.1 串?dāng)_40-41
• 3.2.2 碼間干擾41
• 3.2.3 反射41-43
• 3.2.4 同步開關(guān)噪聲43-46
• 第四章 BER_Tools仿真軟件算法設(shè)計46-62
• 4.1 誤碼率46-48
• 4.2 基于SBR的快速時域疊加算法48-50
• 4.2.1 算法原理48-49
• 4.2.2 基于SBR的快速時域疊加算法的缺陷49-50
• 4.3 基于DER的快速時域疊加算法50-51
• 4.3.1 算法原理50-51
• 4.3.2 算法優(yōu)缺點51
• 4.4 基于SBR的快速時域疊加算法實現(xiàn)51-58
• 4.4.1 軟件應(yīng)用平臺51-52
• 4.4.2 獲取通道部分概率眼圖52-56
• 4.4.3 獲取鏈路最終的誤碼率眼圖56-58
• 4.5 基于DER的快速時域疊加算法實現(xiàn)58-62
• 第五章 軟件界面及測試62-70
• 5.1 BER_Tools軟件界面62-63
• 5.2 BER_Tools軟件功能63-66
• 5.2.1 軟件運行總流程圖63
• 5.2.2 輸入部分63-66
• 5.2.3 輸出部分66
• 5.3 軟件運行結(jié)果66-70
• 第六章 總結(jié)與展望70-72
• 參考文獻72-76
• 致謝76-78
• 作者簡介78-79

【相似文獻】

中國期刊全文數(shù)據(jù)庫 前6條

1 李宏;李蒙;哈樂;王俊;;基于FPGA的高速鏈路通信系統(tǒng)實現(xiàn)[J];電子測量技術(shù);2006年05期

2 ;中國首次實現(xiàn)實際環(huán)境下40 Gbit/s的IP高速鏈路通信[J];電信技術(shù);2005年01期

3 胡丹;錢波;;FPGA和DSP之間高速鏈路口傳輸設(shè)計[J];科技信息;2010年32期

4 龔曉華;郭二輝;劉小明;;BWDSP100高速鏈路口模塊的設(shè)計[J];中國集成電路;2012年03期

5 仇廣煜,劉光明;高性能低成本的并行鏈路研究[J];計算機工程與科學(xué);2001年06期

6 ;[J];;年期

中國重要會議論文全文數(shù)據(jù)庫 前1條

1 陳焱飛;陶智勇;;2M信令鏈路組的配置[A];第十屆中國科協(xié)年會信息化與社會發(fā)展學(xué)術(shù)討論會分會場論文集[C];2008年

中國博士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 林映嫣;高速鏈路模擬前端若干關(guān)鍵問題的研究[D];華中科技大學(xué);2011年

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前3條

1 王懷亮;基于統(tǒng)計方法的高速鏈路誤碼率分析[D];西安電子科技大學(xué);2014年

2 徐志華;高速鏈路的誤碼率求解算法實現(xiàn)[D];西安電子科技大學(xué);2015年

3 胡安波;高速鏈路分流技術(shù)研究與實現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2008年

，

本文編號：979032