本文關(guān)鍵詞：MIPS架構(gòu)CPU設(shè)計及SoC系統(tǒng)實現(xiàn)

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【摘要】：CPU是電子信息產(chǎn)品的核心,是半導(dǎo)體產(chǎn)業(yè)技術(shù)最密集、最具戰(zhàn)略價值的產(chǎn)品,也是一個國家技術(shù)實力的象征。CPU相關(guān)的設(shè)計研發(fā)有著重大的學(xué)術(shù)意義和現(xiàn)實意義。大量國內(nèi)外文獻表明,一些學(xué)者成功地在FPGA上完成了各種CPU的實現(xiàn)。然而,大部分實現(xiàn)并沒有對CPU的性能進行嚴(yán)格測試,并且沒有實現(xiàn)一個完整的SoC系統(tǒng),不能實際使用。本設(shè)計實現(xiàn)了一個32位MIPS架構(gòu)CPU,并以該CPU為主控核心實現(xiàn)了一個完整的SoC系統(tǒng)。本系統(tǒng)主要的工作為：在CPU實現(xiàn)方面,采用verilog硬件描述語言實現(xiàn)了程序地址計算、指令緩存讀取、分支歷史表訪問、指令緩存命中檢測、指令緩存替換選擇、指令緩存路選擇、指令總線訪問、指令緩存更新、分支預(yù)測、返回地址預(yù)測、通用寄存器讀取、指令譯碼、數(shù)據(jù)相關(guān)處理、算術(shù)邏輯操作、乘除操作、分支操作、數(shù)據(jù)緩存讀取、數(shù)據(jù)緩存命中檢測、數(shù)據(jù)緩存替換選擇、數(shù)據(jù)緩存路選擇、數(shù)據(jù)總線訪問、數(shù)據(jù)緩存更新、特權(quán)寄存器訪問、系統(tǒng)定時器、異常返回處理、寫回通用寄存器操作等功能；在SoC系統(tǒng)實現(xiàn)方面,實現(xiàn)了AMBA總線互聯(lián)器、AHB總線仲裁器、AHB總線譯碼器、AHB2APB總線橋接器、FLASH控制IP核、UART控制IP核和VGA控制IP核,另外移植了OpenCores上開源的SDRAM控制IP核。最終,完成了整個SoC系統(tǒng)的實現(xiàn)。在CPU和SoC的測試方面,使用VCS軟件對各個模塊進行功能仿真,使用Verdi軟件觀看仿真波形并進行調(diào)試,仿真結(jié)果表明系統(tǒng)運行正確,系統(tǒng)實現(xiàn)方案切實可行。在Cyclone IV FPGA上綜合后分析其靜態(tài)時序,整個系統(tǒng)的最高工作頻率可達60.27MHz。使用Dhrystone和CoreMark基準(zhǔn)測試程序?qū)υ揅PU的整數(shù)性能進行測試,得分為1.40 DMIPS/MHz和2.35CoreMarks/MHz。最后,移植了ucos ⅱ嵌入式操作系統(tǒng),進一步驗證了系統(tǒng)的正確性。
【關(guān)鍵詞】：MIPS CPU AHB SoC IP核
【學(xué)位授予單位】：東北大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332
【目錄】：

• 摘要5-6
• Abstract6-11
• 第1章 緒論11-17
• 1.1 研究背景和意義11-12
• 1.2 國內(nèi)外研究現(xiàn)狀12-15
• 1.2.1 國外CPU發(fā)展現(xiàn)狀12-13
• 1.2.2 國內(nèi)CPU發(fā)展現(xiàn)狀13-15
• 1.3 論文組織結(jié)構(gòu)15-17
• 第2章 相關(guān)知識介紹17-35
• 2.1 MIPS體系結(jié)構(gòu)17-22
• 2.1.1 MIPS寄存器17-18
• 2.1.2 MIPS指令集18-19
• 2.1.3 MIPS協(xié)處理器019-21
• 2.1.4 MIPS中斷及異常21-22
• 2.2 CPU相關(guān)技術(shù)22-28
• 2.2.1 流水線技術(shù)22-24
• 2.2.2 流水線相關(guān)24-25
• 2.2.3 高速緩存25-27
• 2.2.4 分支預(yù)測27-28
• 2.3 SoC系統(tǒng)28-33
• 2.3.1 AMBA總線協(xié)議28-31
• 2.3.2 總線仲裁31-33
• 2.4 系統(tǒng)硬件平臺33-34
• 2.5 本章小結(jié)34-35
• 第3章 系統(tǒng)總體設(shè)計35-41
• 3.1 功能概述35
• 3.2 SoC結(jié)構(gòu)設(shè)計35-36
• 3.3 CPU結(jié)構(gòu)設(shè)計36-39
• 3.4 本章小結(jié)39-41
• 第4章 CPU流水線的設(shè)計與實現(xiàn)41-71
• 4.1 取指前級設(shè)計與實現(xiàn)41-44
• 4.1.1 PC地址計算41-42
• 4.1.2 指令高速緩存讀取42-43
• 4.1.3 BHT訪問43-44
• 4.2 取指后級設(shè)計與實現(xiàn)44-51
• 4.2.1 指令高速緩存命中檢測44
• 4.2.2 指令高速緩存替換選擇44-45
• 4.2.3 指令高速緩存的路選擇45-46
• 4.2.4 指令總線訪問46-47
• 4.2.5 指令高速緩存更新47-49
• 4.2.6 分支預(yù)測49-50
• 4.2.7 返回地址預(yù)測50-51
• 4.3 讀寄存器級設(shè)計與實現(xiàn)51-54
• 4.3.1 寄存器讀取51-52
• 4.3.2 指令譯碼52-53
• 4.3.3 數(shù)據(jù)相關(guān)的處理53-54
• 4.4 執(zhí)行級設(shè)計與實現(xiàn)54-60
• 4.4.1 算術(shù)邏輯操作54-56
• 4.4.2 乘除操作56-58
• 4.4.3 分支操作58-59
• 4.4.4 數(shù)據(jù)高速緩存讀取59-60
• 4.5 訪存級設(shè)計與實現(xiàn)60-67
• 4.5.1 數(shù)據(jù)高速緩存命中檢測60-61
• 4.5.2 數(shù)據(jù)高速緩存替換選擇61-62
• 4.5.3 數(shù)據(jù)高速緩存路選擇62-63
• 4.5.4 數(shù)據(jù)總線訪問63-65
• 4.5.5 數(shù)據(jù)高速緩存更新65-67
• 4.6 異常級設(shè)計與實現(xiàn)67-69
• 4.6.1 特權(quán)寄存器訪問67-68
• 4.6.2 系統(tǒng)定時器68
• 4.6.3 異常返回處理68-69
• 4.7 寫回級設(shè)計與實現(xiàn)69-70
• 4.8 本章小結(jié)70-71
• 第5章 SoC系統(tǒng)的設(shè)計與實現(xiàn)71-79
• 5.1 總線互聯(lián)器設(shè)計與實現(xiàn)71-74
• 5.1.1 AHB總線仲裁器設(shè)計與實現(xiàn)72
• 5.1.2 AHB總線譯碼器設(shè)計與實現(xiàn)72-73
• 5.1.3 AHB2APB橋接器設(shè)計與實現(xiàn)73-74
• 5.2 FLASH控制IP核設(shè)計與實現(xiàn)74-75
• 5.3 UART控制IP核設(shè)計與實現(xiàn)75-76
• 5.4 VGA控制IP核設(shè)計與實現(xiàn)76-77
• 5.5 本章小結(jié)77-79
• 第6章 系統(tǒng)仿真及測試79-85
• 6.1 仿真平臺搭建79-80
• 6.2 CPU性能測試80-81
• 6.3 ucos ii嵌入式操作系統(tǒng)移植81-82
• 6.4 系統(tǒng)在FPGA上的實現(xiàn)82-84
• 6.5 本章小結(jié)84-85
• 第7章 結(jié)束語85-87
• 7.1 工作總結(jié)85
• 7.2 工作展望85-87
• 參考文獻87-91
• 致謝91-93
• 攻讀學(xué)位期間發(fā)表論文等情況93

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本文編號：978943