加法器是數(shù)字計算系統(tǒng)中一種基本運(yùn)算器件,不僅用于算術(shù)運(yùn)算(加法、減法、乘法和除法),還用于計數(shù)、地址運(yùn)算等。本文深入研究了一種加法器新理論以及相關(guān)的基本結(jié)構(gòu)。這種新型加法器是一種以半加器為基本結(jié)構(gòu)單元的異步加法器,采用了并行反饋進(jìn)位方式,稱為并行反饋進(jìn)位加法器(Parallel Feedback Carry Adder, PFCA)。與現(xiàn)有以全加器為基本結(jié)構(gòu)單元的加法器(如RCA, CLA, CSeA, CCSA)相比,理論上,PFCA具有更快的速度和更小的面積。PFCA的面積漸近需求為O(n),時間漸近需求為O(log n),并且具有一個較小的比例系數(shù)。為了驗(yàn)證這一新的設(shè)計理論,本文研究了PFCA的FPGA禾(?)CMOS門電路硬件實(shí)現(xiàn)方案。在Xilinx公司的Vertex4平臺上實(shí)現(xiàn)PFCA,并用Modsim進(jìn)行時序仿真。仿真結(jié)果表明,FPGA實(shí)現(xiàn)方案存在實(shí)現(xiàn)位數(shù)有限和性能優(yōu)勢不明顯的不足。而使用CMOS(?)]電路的實(shí)現(xiàn)方案可以實(shí)現(xiàn)任意位數(shù)的PFCA加法運(yùn)算；HSPICE仿真結(jié)果表明,PFCA的速度和面積較RCA, CLA, CSeA, CCSA優(yōu)勢明顯。最后還以可靠度為主要指標(biāo)...

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖3一3synthesize一xsT屬性選擇

綜合過程中，參數(shù)設(shè)置步驟如下:(l)在過程面板中，右擊“Synthesize一xST”，在彈出的右擊菜單中選擇屬性，如圖3一3所示;十苗千箭Desi幼UtilitiesUserConstr色i爪tsO‘3乏3孟趕奮Olm，lementDes“二趕奮一產(chǎn))GenerateP....

圖3一4Synthesize一XST選項(xiàng)選擇實(shí)現(xiàn)過程的參數(shù)設(shè)置和綜合過程類似，需要設(shè)置“MaP”和“Place&Route”

綜合過程中，參數(shù)設(shè)置步驟如下:(l)在過程面板中，右擊“Synthesize一xST”，在彈出的右擊菜單中選擇屬性，如圖3一3所示;十苗千箭Desi幼UtilitiesUserConstr色i爪tsO‘3乏3孟趕奮Olm，lementDes“二趕奮一產(chǎn))GenerateP....

圖3一SPFcA(15位)的時序仿真結(jié)果

PFCA的實(shí)現(xiàn)結(jié)果進(jìn)行時序仿真，仿真時選用最壞算列，即輸入A為連續(xù)的高電平，輸入B除了最低位為高電平外，所有其他位都為低電平。經(jīng)過不斷努力和嘗試，得到PFCA的最多實(shí)現(xiàn)位數(shù)為15，仿真結(jié)果如圖3一5所示，仿真時沒有實(shí)現(xiàn)用于產(chǎn)生完成信號的或門。圖3一SPFcA(15位)的時序仿真結(jié)....

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