隨著信息技術(shù)的發(fā)展，通訊、雷達(dá)等領(lǐng)域?qū)Ω咚�、大容量�?shù)據(jù)實(shí)時(shí)存儲(chǔ)提出了更高的要求。在控制系統(tǒng)中，高速數(shù)據(jù)獲取常用到數(shù)據(jù)緩沖存儲(chǔ)器，其原因是微控制器及常規(guī)總線難以及時(shí)地處理現(xiàn)場(chǎng)高速輸出的數(shù)據(jù)流。在海量連續(xù)數(shù)據(jù)存儲(chǔ)板的控制系統(tǒng)中，采用集成度高、功耗低、可靠性高、處理能力強(qiáng)的動(dòng)態(tài)同步隨機(jī)存儲(chǔ)器SDRAM，是最好的選擇。但是，與速度快、控制簡(jiǎn)單的SRAM相比，SDRAM存儲(chǔ)有復(fù)雜的時(shí)序要求，需要定時(shí)刷新，為此，必須設(shè)計(jì)SDRAM控制器。為了降低系統(tǒng)成本，采用FPGA技術(shù)，并使用Verilog語(yǔ)言設(shè)計(jì)和實(shí)現(xiàn)控制器。本論文簡(jiǎn)要介紹了發(fā)展高速數(shù)據(jù)采集及存儲(chǔ)系統(tǒng)的必要性和重大意義，存儲(chǔ)體發(fā)展現(xiàn)狀，以及任務(wù)研究的通用存儲(chǔ)擴(kuò)展模塊的應(yīng)用范圍和概況介紹；針對(duì)SDRAM的固有內(nèi)部特性，設(shè)計(jì)了乒乓存儲(chǔ)方案和內(nèi)存交錯(cuò)存儲(chǔ)方案，解決了定時(shí)刷新與數(shù)據(jù)讀寫的矛盾，以及預(yù)充電與數(shù)據(jù)讀寫的矛盾，從而滿足了高速連續(xù)數(shù)據(jù)流不間斷存儲(chǔ)的要求；結(jié)合實(shí)際系統(tǒng)設(shè)計(jì)，設(shè)計(jì)了使用大規(guī)模集成電路FPGA實(shí)現(xiàn)的硬件接口電路，并且分析了操作SDRAM時(shí)的狀態(tài)轉(zhuǎn)移過(guò)程；用verilog語(yǔ)言實(shí)現(xiàn)了連續(xù)存儲(chǔ)的控制器的模塊設(shè)計(jì)，使SDRAM對(duì)計(jì)算機(jī)用戶端... 

【文章頁(yè)數(shù)】：62 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
中文摘要
Abstract
第一章 緒論
    1.1 大容量實(shí)時(shí)存儲(chǔ)器的發(fā)展概況
    1.2 課題的意義
    1.3 論文的主要工作
第二章 論文相關(guān)的基本概念
    2.1 FPGA的原理和結(jié)構(gòu)
        2.1.1 基本結(jié)構(gòu)
        2.1.2 Cyclone系列器件以及EP1C6的具體特性
    2.2 用Verilog語(yǔ)言編寫的FPGA的風(fēng)格
        2.2.1 Verilog語(yǔ)言簡(jiǎn)介
        2.2.2 基本結(jié)構(gòu)
        2.2.3 如何用verilog描述可綜合的狀態(tài)機(jī)
            2.2.3.1 同步有限狀態(tài)機(jī)簡(jiǎn)介
            2.2.3.2 可綜合設(shè)計(jì)
            2.2.3.3 用verilog語(yǔ)言設(shè)計(jì)可綜合的狀態(tài)機(jī)的指導(dǎo)原則
        2.2.4 編寫FPGA的流程
    2.3 SDRAM結(jié)構(gòu)簡(jiǎn)介
        2.3.1 SDRAM原理概述
        2.3.2 16Meg*16SDRAM的功能塊框圖
        2.3.3 初始化
        2.3.4 SDRAM存儲(chǔ)中的重要概念
            2.3.4.1 突發(fā)傳輸
            2.3.4.2 CAS延遲
            2.3.4.3 預(yù)充電
            2.3.4.4 刷新
        2.3.5 SDRAM相關(guān)命令的含義
    2.4 FIFO電路概述
第三章 連續(xù)數(shù)據(jù)存儲(chǔ)板的系統(tǒng)實(shí)現(xiàn)
    3.1 系統(tǒng)背景及平臺(tái)介紹
    3.2 關(guān)鍵問(wèn)題及方案
        3.2.1 需要解決的問(wèn)題
        3.2.2 解決方案
    3.3 硬件部分描述
        3.3.1 框圖概況
        3.3.2 通道內(nèi)部框圖
    3.4 模塊組成及邏輯圖
        3.4.1 頂層概況以及主狀態(tài)機(jī)
        3.4.2 管腳定義
        3.4.3 初始化模塊INIT
        3.4.4 主狀態(tài)機(jī)模塊FSM
        3.4.5 進(jìn)入空閑狀態(tài)模塊GOTO_IDLE
        3.4.6 退出空閑狀態(tài)模塊EXIT_IDLE
        3.4.7 控制模塊CONTROL
            3.4.7.1 數(shù)據(jù)流連續(xù)寫模塊SW_TOP
            3.4.7.2 計(jì)算機(jī)寫模塊CW_TOP
            3.4.7.3 計(jì)算機(jī)讀模塊CR_TOP
        3.4.8 數(shù)據(jù)通道
第四章 時(shí)序分析及仿真波形
    4.1 時(shí)序分析及仿真波形
        4.1.1 初始化時(shí)序
        4.1.2 空閑狀態(tài)時(shí)序
            4.1.2.1 進(jìn)入空閑狀態(tài)
            4.1.2.2 退出空閑狀態(tài)
        4.1.3 數(shù)據(jù)流連續(xù)寫時(shí)序
            4.1.3.1 開(kāi)始的時(shí)序
            4.1.3.2 A、B組轉(zhuǎn)換時(shí)序
            4.1.3.3 由外部停止的結(jié)束時(shí)序
        4.1.4 CPU連續(xù)寫數(shù)據(jù)仿真時(shí)序
        4.1.5 CPU連續(xù)讀數(shù)據(jù)仿真時(shí)序
        4.1.6 總時(shí)序
    4.2 小節(jié)
第五章 總結(jié)與展望
    5.1 總結(jié)
    5.2 展望
參考文獻(xiàn)
致謝


【參考文獻(xiàn)】：
期刊論文
[1]基于FPGA的異步FIFO設(shè)計(jì)[J]. 張維旭,賀占莊.  計(jì)算機(jī)技術(shù)與發(fā)展. 2006(07)
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[4]高速DSP圖像處理系統(tǒng)中的乒乓緩存結(jié)構(gòu)研究[J]. 李武森,遲澤英,陳文建.  光電子技術(shù)與信息. 2005(03)
[5]基于486CPU的SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 張義偉,曾田.  電子元器件應(yīng)用. 2005(06)
[6]基于486CPU的SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 張義偉,曾田.  電子元器件應(yīng)用. 2005 (06)
[7]高速大容量數(shù)據(jù)采集存儲(chǔ)系統(tǒng)設(shè)計(jì)[J]. 侯孝民,張衛(wèi)杰,龍騰.  無(wú)線電工程. 2005(04)
[8]基于PCI總線的高速大容量數(shù)據(jù)采集卡[J]. 和志強(qiáng),薛世建.  數(shù)據(jù)采集與處理. 2004(04)
[9]基于FPGA的SDRAM控制器設(shè)計(jì)[J]. 周昆正.  現(xiàn)代電子技術(shù). 2003(13)
[10]基于VerilogHDL的流水線的設(shè)計(jì)方法及應(yīng)用[J]. 楊君,王景存.  武漢科技大學(xué)學(xué)報(bào)(自然科學(xué)版). 2002(04)



本文編號(hào)：3673557