隨著信息技術(shù)的發(fā)展，通訊、雷達等領(lǐng)域?qū)Ω咚�、大容量�?shù)據(jù)實時存儲提出了更高的要求。在控制系統(tǒng)中，高速數(shù)據(jù)獲取常用到數(shù)據(jù)緩沖存儲器，其原因是微控制器及常規(guī)總線難以及時地處理現(xiàn)場高速輸出的數(shù)據(jù)流。在海量連續(xù)數(shù)據(jù)存儲板的控制系統(tǒng)中，采用集成度高、功耗低、可靠性高、處理能力強的動態(tài)同步隨機存儲器SDRAM，是最好的選擇。但是，與速度快、控制簡單的SRAM相比，SDRAM存儲有復雜的時序要求，需要定時刷新，為此，必須設計SDRAM控制器。為了降低系統(tǒng)成本，采用FPGA技術(shù)，并使用Verilog語言設計和實現(xiàn)控制器。本論文簡要介紹了發(fā)展高速數(shù)據(jù)采集及存儲系統(tǒng)的必要性和重大意義，存儲體發(fā)展現(xiàn)狀，以及任務研究的通用存儲擴展模塊的應用范圍和概況介紹；針對SDRAM的固有內(nèi)部特性，設計了乒乓存儲方案和內(nèi)存交錯存儲方案，解決了定時刷新與數(shù)據(jù)讀寫的矛盾，以及預充電與數(shù)據(jù)讀寫的矛盾，從而滿足了高速連續(xù)數(shù)據(jù)流不間斷存儲的要求；結(jié)合實際系統(tǒng)設計，設計了使用大規(guī)模集成電路FPGA實現(xiàn)的硬件接口電路，并且分析了操作SDRAM時的狀態(tài)轉(zhuǎn)移過程；用verilog語言實現(xiàn)了連續(xù)存儲的控制器的模塊設計，使SDRAM對計算機用戶端... 

【文章頁數(shù)】：62 頁

【學位級別】：碩士

【文章目錄】：
中文摘要
Abstract
第一章 緒論
    1.1 大容量實時存儲器的發(fā)展概況
    1.2 課題的意義
    1.3 論文的主要工作
第二章 論文相關(guān)的基本概念
    2.1 FPGA的原理和結(jié)構(gòu)
        2.1.1 基本結(jié)構(gòu)
        2.1.2 Cyclone系列器件以及EP1C6的具體特性
    2.2 用Verilog語言編寫的FPGA的風格
        2.2.1 Verilog語言簡介
        2.2.2 基本結(jié)構(gòu)
        2.2.3 如何用verilog描述可綜合的狀態(tài)機
            2.2.3.1 同步有限狀態(tài)機簡介
            2.2.3.2 可綜合設計
            2.2.3.3 用verilog語言設計可綜合的狀態(tài)機的指導原則
        2.2.4 編寫FPGA的流程
    2.3 SDRAM結(jié)構(gòu)簡介
        2.3.1 SDRAM原理概述
        2.3.2 16Meg*16SDRAM的功能塊框圖
        2.3.3 初始化
        2.3.4 SDRAM存儲中的重要概念
            2.3.4.1 突發(fā)傳輸
            2.3.4.2 CAS延遲
            2.3.4.3 預充電
            2.3.4.4 刷新
        2.3.5 SDRAM相關(guān)命令的含義
    2.4 FIFO電路概述
第三章 連續(xù)數(shù)據(jù)存儲板的系統(tǒng)實現(xiàn)
    3.1 系統(tǒng)背景及平臺介紹
    3.2 關(guān)鍵問題及方案
        3.2.1 需要解決的問題
        3.2.2 解決方案
    3.3 硬件部分描述
        3.3.1 框圖概況
        3.3.2 通道內(nèi)部框圖
    3.4 模塊組成及邏輯圖
        3.4.1 頂層概況以及主狀態(tài)機
        3.4.2 管腳定義
        3.4.3 初始化模塊INIT
        3.4.4 主狀態(tài)機模塊FSM
        3.4.5 進入空閑狀態(tài)模塊GOTO_IDLE
        3.4.6 退出空閑狀態(tài)模塊EXIT_IDLE
        3.4.7 控制模塊CONTROL
            3.4.7.1 數(shù)據(jù)流連續(xù)寫模塊SW_TOP
            3.4.7.2 計算機寫模塊CW_TOP
            3.4.7.3 計算機讀模塊CR_TOP
        3.4.8 數(shù)據(jù)通道
第四章 時序分析及仿真波形
    4.1 時序分析及仿真波形
        4.1.1 初始化時序
        4.1.2 空閑狀態(tài)時序
            4.1.2.1 進入空閑狀態(tài)
            4.1.2.2 退出空閑狀態(tài)
        4.1.3 數(shù)據(jù)流連續(xù)寫時序
            4.1.3.1 開始的時序
            4.1.3.2 A、B組轉(zhuǎn)換時序
            4.1.3.3 由外部停止的結(jié)束時序
        4.1.4 CPU連續(xù)寫數(shù)據(jù)仿真時序
        4.1.5 CPU連續(xù)讀數(shù)據(jù)仿真時序
        4.1.6 總時序
    4.2 小節(jié)
第五章 總結(jié)與展望
    5.1 總結(jié)
    5.2 展望
參考文獻
致謝


【參考文獻】：
期刊論文
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[2]寬帶信號采樣的關(guān)鍵技術(shù)研究[J]. 王志剛,盧濤,田書林.  電子科技大學學報. 2006(02)
[3]使用FIFO完成數(shù)據(jù)傳輸與同步（上）[J]. 趙震甲.  中國集成電路. 2005(08)
[4]高速DSP圖像處理系統(tǒng)中的乒乓緩存結(jié)構(gòu)研究[J]. 李武森,遲澤英,陳文建.  光電子技術(shù)與信息. 2005(03)
[5]基于486CPU的SDRAM控制器的設計與實現(xiàn)[J]. 張義偉,曾田.  電子元器件應用. 2005(06)
[6]基于486CPU的SDRAM控制器的設計與實現(xiàn)[J]. 張義偉,曾田.  電子元器件應用. 2005 (06)
[7]高速大容量數(shù)據(jù)采集存儲系統(tǒng)設計[J]. 侯孝民,張衛(wèi)杰,龍騰.  無線電工程. 2005(04)
[8]基于PCI總線的高速大容量數(shù)據(jù)采集卡[J]. 和志強,薛世建.  數(shù)據(jù)采集與處理. 2004(04)
[9]基于FPGA的SDRAM控制器設計[J]. 周昆正.  現(xiàn)代電子技術(shù). 2003(13)
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本文編號：3673557